有使用power compiler的吗？问个问题。

使用power compiler给design的clock tree插入gating latch的时候，power compiler会怎样连接这些latch的EN端？
谢了。

就是原来控制DATA Enable端的逻辑转移到ICG的EN端

可是不是所有的DFF都有data enable端口的...
可否详细解释一下？

看图

got it. 可是如果某个DFF没有类似于EN的逻辑，就是简单的pipe一下，power compiler会如何处理它的clock tree?

如果这组DFF有sleep一类的休眠控制信号, Power Complier也能处理
不过这样的逻辑还是在做RTL设计的时候手工进行Gating控制更好
对于任何cycle都要变化的DFF 看不出有做Clock gating的必要