谁了解RF CMOS power cell的设计问题

今天老板和我说起power cell的设计的时候要合理的选择gate width的问题，因为晶体管内部的gate line是个损耗的传输线，但是增加gate width又可以提高gain和功率，因此理论上应该存在一个最优的gate width值，还认为一般PDK的文档应该提供一个计算gate line的公式，但是我看了一下，好像没有找到啊？请问大家谁知道一些？或者有谁设计过？

你说的是0.3mA/um的current density吗?先确定电流,然后再确定最优width

不是这个意思，你说的是在设计的的时候传输线的宽度的确定，我的意思是如何选取最优的gate width值。

兄台，今天看了一篇paper，好像也有说的和你相似的地方，可能是我刚才的回帖的意思理解错了，也许你的是对的，能仔细讲讲是怎么回事儿吗？0.3mA/um的current density指的是谁的currnt density？

是晶体管内部组成gate的polysilicion，这是一个非常lossy的传输线。

我说的就是transistor的gate width,你说的损耗和增益的trade off就是指ft,gate width大了Cgs造成损耗,gm大了增加增益,我原来看过一篇paper,说ft在0.3mA/um的时候具有最大值,和工艺关系不大.
The Invariance of Characteristic Current Densities in Nanoscale MOSFETs and Its Impact on Algorithmic Design Methodologies and Design Porting of Si(Ge) (Bi)CMOS High-Speed Building Blocks,jssc0608

简单的看了一下这篇文章，不太清楚，他说的0.3 mA的Ids指的是饱和电流值还是直流工作时的电流值？具体是什么意思？

直流偏置.
对你的PA设计,我记得有的文章推导出来Gp跟fT有关的...虽然Gp往往不是最重要的考量
因素....
文中是没有涉及关于PA的东西,没考虑Loss,所以跟你的想法也不完全相同.

有说pa的paper，Algorithmic Design of CMOS LNAs and PAs for 60-GHz Radio,jssc0705,我觉得current density的考虑和他老板的意思是一样的，paper上有一套寻找最优width的流程，最大fmax的cd为0.2mA/um，但是为了满足linearity的要求需要增加，所以它的两级都是0.2mA/um，最后一级用的0.28mA/um