弱问：delta cycle是什么意思？

verilog仿真里的delta cycle
一直稀里糊涂的 不晓得精确的含义是啥。
我以为就是 不足一个时钟脉冲cycle的时间   有点竞争冒险的那种不确定的意思？
是仿真和verilog语言本身所造成的  在不同的仿真器处理方式不一样？

这个PPT里讲的很清楚：
http://www.engr.sjsu.edu/caohuut/EE179/Documents/lecture3.pdf