如何快速提高分析（读懂）design的能力呢？

背景：在一家eda软件公司工作，做前端的验证工具。工作中常常需要读verilog design，自己cs出身，对软件很熟，现在对verilog语言本身也很熟（限于语法吧），对于电路中的组合/时序逻辑略懂，看小的design还可以粗略看懂，稍微复杂点的（如涉及到pipeline的）就蒙了，我这种情况如何提高分析design的能力呢？
先谢谢啦～
另：我们公司（google “上海纳拓软件”，嘿嘿）求才若渴，如感兴趣，我可以内推，站内m。

pipeline一般分为stage pipeline和micro pipeline,
读懂到stage pipeline就可以了,
你们公司有没有针对FPGA的商用解决方案?
,

个人体会,有SCHEDULE在那里压着你时,学东西最快.虽然过程不一定美好,呵呵

个人观点：
管级知识最好扎实，知道常用功能电路的基本结构
然后就是看个人悟性和积累时间了

谢谢～
我是在里面做ABV的，产品问题你可以问：info@nextopsoftware.com
我们公司有个比较土的主页：http://www.nextopsoftware.com/，嘿嘿

这网站名字真好玩。。。ｎｅｘｔ　ｔｏｐ...
公司规模应该很小吧

RTL其实就跟其他软件一样，没有文档看起来都很痛苦
结构清楚，用一些常见的building block 搭出来的RTL比较好看懂一些
可以先挑这类的RTL看看，熟悉各种常见的模块设计
复杂的设计无非是这些小模块堆砌而成的

CS毕业更应该能动pipeline！个人感觉CS毕业的更适合做IC design。