有没有办法生成FPGA能用ASIC不能用的网表

鄙人搞了个IP想送给某公司验证，只熟悉前端设计，不熟悉综合工具。不知道能不能用工具生成这样的网表。尝试过用quartus生成VQM文件，但只能生成cyclone ep2c系列的，ep3c系列哪个版本都不支持。对方公司是用cyclone III ep3c120的fpga。求助阿。

我的IP只是对方整个FPGA一部分，对方需要拿到我的网表重新和整个设计一起再综合阿。

用Quartus生成，就是把你的code作为design top综合一下，然后作为模块放到里面。8。1以上的版本可以直接把这个文件当作suoce code吃进去

那是没有任何办法的。只要需要对方综合，对方一定有办法把你的code综合到asic里去的

他是要让对方综合进去只是不像让对方看见Code，就用QXP就可以

具体的操作你去help里面一查就知道了，具体关键词大概是 top-bottom design flow 或者
QXP

一定要8.1以上版本么？我的版本是8.0的。现在可以生成qxp，不知道怎么import进来。

应该不是这样，
多调用altera自身的megawizard，生成fifo之类，想替换后用于asic就麻烦一些。
lz的主要问题反而是cyclone3没法弄成网表。。。

用megawizard别人还是可以花点时间都替换掉。我确实是想生成fpga的网表。按照帮助在import partition的时候不能选择instance。不知道是不是版本的问题。

你提供一个空的module只要有模块定义跟接口就可以了，内部空的就行。然后让对方综合以后做design partition,在design partition 的窗口选择import，再fit就ok了。

你要先做综合然后merge以后就能选instance了。
impor进去再做fit