Low power design topic

有人了解UPF 和CPF flow么？现在有用这些flow成功流片的项目么？
觉得low power design,在算法结构上优化，standard cell/MEM/IP上优化。比较安全保险有效果。 用不同电压域以及power gating什么的，挺难分析power/noise/timing。65nm的leakage也没想象的那么大，除非温度上去很高。
最后流片风险很大，low power效果也不明显。
请大牛多指教

power gating, multiple voltage domain, clock gating, MTCMOS之类的手段风险不大，不是都有验证吗？
不可能用了以上手段后不验证的。

这两个flow成功流片的很多啊
我参与过一个90nm的，UPF flow 的项目，没听到后端人员说你担心的那些啊
两种flow上对你担心的这些处理应该都比较成熟了

Redhawk有low power的flow，用来分析power和noise，包括static/dynamic IR,
rush current, shutdown leakage current, power up noise coupling,
crowbar current, wake-up time都可以分析。对于功耗降低的效果还是很明显的。

只是分析power noise，没有在对设计优化吧
顶多就是加decap的算法优化动态瞬间峰值功耗

百分之多少是case by case的，之前做的一个MCU，正常工作的时候0.1w，shutdown之
后是uw级。

你帖子不是说power/noise难分析吗？RedHawk可以满足你的要求。如果你想要一个优化
power的solution的话，有个tool叫PowerArtist，可以在RTL级来分析优化design。