一般CTS中skew控制在多少以内啊？

我现在这个clk frequency比较低，50MHz，
做cts的时候skew一般控制在多少以内合适？
这个skew与clk frequency是否有比例关系？
记得以前看过别人 125MHz --- 150ps。。。

看你电路的复杂度了，clock skew要从timing margin里面减去的，如果你的电路比较简单，延迟小，skew可以大些；反之就要小些，最终只要能满足时序要求就可以了。在满足时序要求的基础上，不要把skew做得太小，否则功耗会大很多

这个功耗变大是为了调整skew而在tree上插入的buffer带来的么？
.26

这个与timing的关系我知道，
我是想知道一般状况下，
50MHz的clk做CTS,
能够承受的最大的skew大概是多少？
有个大概数值心里会有个底。。

正面回答一下人家的问题嘛，
譬如说20ns周期的，能不能最大5ns skew？

好像不是诶，说是skew太小的话，dff触发的时间太一致，瞬间功耗会变大，不太好。

skew小一般是为了hold考虑的。其实timing满足的情况下，skew是多少无所谓啊。

我感觉这个说法比较对，
前面那位大哥可能把skew和transition弄混淆了。
搭车问下，transition一般设成多少合适？
是否满足timing和工艺要求下，越大越好(省功耗)?

嗯，skew太小，IR drop会很大，这样不好，不好！
Skew太大，会影响hold，这个很好。

transition库里面都有定义，超出太多的话库的参数就不准了。