asic设计难点

n个fpga在一个板上，现在设计工具支持的还不错。

大规模的片子fpga不够用的
跨fpga的连线资源实在太少了
fpga都能搞定还整硬件加速器干吗

写spec和做验证挺难的
至于做rtl coding的，我觉得平时没啥难的
最后快tapeout的时候做ECO比较难。。。

机器还可以
主要是个人水平问题
一个是老看波形图 所以仿的慢
二是testbench写的不好
欢迎来支招啊
还有就是觉得理解算法也挺费脑子的
可能是我比较傻 比不上别人
至于coding 觉得不是很费劲