带隙仿真的小问题

搭了一个典型带电流支路的带隙电路，仿真发现带隙输出 随着电源电压的升高到5.5V以上后，输出反而开始下降了，比如6V和3.3V的两个电压相比下降有50mv之多。但是电源电压在2.5~5.0V之间时，输出还是很平坦的。换了好几个放大器都是这样，猜测是PMOS引起的，因为电阻换成理想的，bipolar换成别的工艺的后，情况依旧。就是不知道PMOS什么特性引起的，仿了了下Ids，蛮正常的。
一般情况下应该是随着电源电压升高才是。

plot一下op正端减负端电压看看。是不是op gain随着电流变导致输入offset变化了。

应该不是offset影响的吧，仿真时spectre print vds有5V之多，vdsat正常还是160mV左右。
我换成最最典型的那种，电压相加的，这个问题就不存在了，是不是vds太大引起的？

Ro一般先随Vdc单调递增，然后又递减。我看到UCB的课件就是这样讲的。单独仿MOS管可以看出来的。

这个应该就是gdb的影响，起先可忽略不计，到VDS高了后，就可以超过gds了，起主导作用了，rout就会随之下降，理论上在正常工作区是不会发生这种情况的，记得grey的书上有对gdb的定性描述和几个经验公式

这个gdb有什么说法么？两种结构gdb相差8倍左右吧