有没有给定area，生成任意verilog netlist的工具

现在有.lib，利用什么工具能够生成一个我给定area的netlist，并且.lib里面的所以c
ell都有用到？cell与cell之间的连线是任意的，只要area满足就行了。DC可以不？还是
要写script？怎样的思路？

front end designer 不会有这种思路，而且，就前端来看这种area也只是大概的估值

我只是想将所有的cell连在一起做成spare group而已，不想手动写，看看有没有工具能
够生成netlist？

spare直接放在那里好了，不需要连啊，自己用perl或tcl写一个