library 中wire load 里面area都是0

rt
导致DC结果：Net Interconnect area:      undefined  (Wire load has zero net area)
各种wire load对应的都是0.
怎么回事啊？
多谢

现在的wlm area都是0，因为估计连线面积没有意义。你要估算芯片面积，用cell area除
以目标利用率好了。

同意！
1. wireload model误差太大，没意义，早就不用了
2. 芯片面积也不是cell+wire算的，wire在芯片上面，不占额外面积
3. 如果完全不考虑wire的影响，对综合结果也是有影响的，因为wire capacitance影响delay计算和cell选取