请教bandgap问题
同一个wafer上面不同die的偏差很大
我的bandgap是基于运放的普通结构
运放是folded-cascode加一个输出级
biploar两个支路的电流大概是2.5uA
运放的每个支路电流也是2~3uA
当然这些都是仿真结果，但是测试看输出电压就是漂浮很大
bandgap经过两个同样的运放输出
后面两个运放主要是比例放大器
大侠给分析一下可能是什么原因呢？
郁闷死了，仿真结果那么好，为啥流片回来就差这么多呢
你说漂浮就是不同片子的输出相差很大是吗？均值跟仿的相比呢？
仿的时候corner看了吗？
要是比corner还差那就是工艺的事情，不理他了
不同的die差别很大关系不是很大吧。
难道要做的与工艺也无关？
bangap can not drive resistive load.
it has to first drive a buffer (close-loop gain of 1 differential amplifier), then drive other things.
Input offset needs to be controlled for all opamps.
设计时考虑了运放的offset没有？bipolar的
mismatch？有没有跑Monte Carlo
仿真看各种mismatch的影响
不知道layout有没有好好主意呢
电阻的布局
运放的布局
不知道大家设计的时候运放的offset都是怎么考虑的啊？
是不同die之间想差太大,高斯分布根本没法看
3sigma基本上在300mV左右,一个wafer上的
所有corner,不同电压和温度都作了仿真
结果都很不错
bipolar的corner对bandgap的影响很大,ss和ff相差差不多40mV左右，方针的时候
但是这都是最坏情况阿，
唉，不理也不行啊
TSMC的工艺还是可靠的吧
运放的offset有考虑，所以输入管的沟道长度取得很大，也有做match
bipolar的mismatch倒是没怎么考虑，不知道该如何考虑
您能不能给点建议？
monte carlo倒是没有跑，我们这个process没有提供variation block
我们是tsmc的一个非标准工艺，即专门为lcd driver ic提供的一个process
但是我有用hspice手册上例子里面写了一个variation block
然后仿了一下我那个运放的mismatch，3sigma差不多是8mV。
虽然这个只有参考意义，但是还是觉得运放的mismatch就算有那么大，
也不会有那么大的影响，因为我的bandgap
的3sigma差不多有300mV
同一个wafer上偏差也太大了，根本没法用阿
嗯这个是比较大的，一般也就是几个到十几个mv
是啊，这种测试结果表明bandgap肯定是设计失败了
现在就是想找找原因
我就是找不到原因，其实bandgap还是蛮简单的，放大器也是普通的放大器
就算放大器有offset，增益有偏差，也不会出现这种情况阿
方针结果那么好，做了那么大多corner仿真，就是不明白
我想是不是和PCB结合起来分析一下，可能会有些loop存在不够稳定的情况？
您能不能说的再仔细点
您是不是说输出有可能在震荡？
恩 我的意思是可能在loading方面考虑不全，比如pad电容，封装形式寄生参数等等
会不会导致你之前的仿真不够严谨？所以存在可能震荡，进而导致输出不稳定。
如果是各个片子之间的差别比较大，那除了design之外，可能你说的TSMC那个process也要怀疑一下
这个赞同
pad电容可能影响环路的稳定性
有可能的话用机台测试你的放大器输出是否正常。
如果稳定的话，就要怀疑process了，FAB里面的操作工小姑娘爱偷懒的 :)
哈 SHX ：）
OFFSET版图上就是让输入晶体管match再match了 然后加上dumming管后guardring在给圈起来
T的工艺这么差啊？来我们这边流吧。
monte carlo不跑也罢，这种model基本上是假的。
按道理monte carlo再怎么跑也跑不出corner之外的，
当然model有bug的除外。
bandgap电压没有直接引出来
而是通过两个比例放大器之后出来的
接到pad的那个比例放大器测试结果看还不错
因为它可以选择外灌参考电压的，所以bandgap的负载还是比较单纯的容性负载
即运放的输入管。
不过我测试的时候发现，用万用表量测比例放大器的输出电压时
外灌电压比用我的bandgap电压的震荡要小
也就是说用外灌电压时，量测电压只是在0.1mv的数量级不稳定
而采用我的bandgap电压时，则mv级也不稳定
我猜可能是我的bandgap噪声比较大，因为震荡也不算太大，跟机台测试的几百mv的偏差太远了
你所说的机台是不是指cp test
整个wafer的测试就是cp test的结果
tsmc的工艺还是可以相信的吧，因为已经我们同一类的产品已经在那边流了很多次了
别的模块好像也没太大问题，就这个bandgap太离谱
我觉得DCmismatch还是有那么一点点参考价值的
毕竟它反映了mismatch对电路的影响
monte carlo跑起来太慢了估计
电路大点根本没法跑
corner里没有考虑diff pair的offset,这种情况只能用monte carlo来仿
严重怀疑是loop stability的原因,流片前有仿过吗
有