有啥讲可综合的Verilog编程的书吗？

找个可综合的代码
看看就知道了
就那么几种写法

嗯，那我干脆就捎带着问一下吧：
fpga里面的两个问题：
（1）把clk通过反相器，然后让~clock去驱动D触发器，
这是不是就叫“门控时钟”啊，可综合吗？
===
（2）clk驱动D触发器，D触发器的输出驱动组合逻辑电路，
组合逻辑电路的输出信号为en。
然后再写一个状态机，其状态跳转由clk和en共同决定：
always @ (posedge clk or posedge rst)
if (rst)        output <= 3'b000;
else if (en)    case (state):
                //状态跳转。。。。
else            output <= output;
这样的代码风格可综合吗？