ddr内存layout时需考虑microstrip和stripline层信号速度不同的影响吗？

做了一个ddr 333 类似笔记本主板的layout，板子上有一个sodimm笔记本内存条插槽，在布板内ddr信号时，在顶层和内存都有布线，包括部分同一组的数据线有分别在顶层和内层的，虽然线长都控制在3inch+-5mil的差距，但经过allegro si和hyperlynx仿真，内层和顶层的延时最多达0.04ns，既顶层比内存慢0.04ns，换算为线长则差不多为250mil左右。而ddr线长控制误差一般在100mil内，不知道这样是不是要对顶层的走线人为加长250mils，让延时一致?即使调整，问题在于顶层走线速度和pcb的介电常数、层间距等相关，而且好像现在顶层信号速度的计算公示不统一，如在hyperlynx和allegro si中计算出的线长延时数据最大能相差0.03ns，不知道是不是因为2个软件应用顶层信号速度算法不一致?

其实若setuptime和holdtime等都1ns，即使2ns，加上pcb flight延时最多1ns，内存芯片采样的setuptime等应该可以满足，问题是现在每组信号时延相差0.05ns，不知道，会不会影响整组数据的最终采样结果?个人感觉不会，但第一次做硬件设计，没经验，所以一直不敢制板。

只要保证每组(Group)数据和DQS都布在同一层就没有问题.

线长一样,顶层比内层慢?

 老实说，把同组线布在一起，是对工具和参数不了解的经验办法，菜鸟使用的，

 一旦你的叠层参数和厂家确认后，可以利用ALLEGRO的延时约束功能，直接设置延时时间误差（不要设置长度误差），软件会根据你的走线的层，（外层7500MIL/NS，内层6000MIL/NS）--可能一条走线即有外层又有内层--来计算延时，这样就可以控制了，前提是叠层参数一定要能加工出来，如果后来又改了，比如厚度什么的，那结果就会有偏差。恩恩，大概就这样了！

microline stripline 速度是不一样的啊。 microline的介电常数没有stripline均匀啊， 是有过度值得。所以计算方法是不一样的。

一般需要控制好的的走线 还是在stripline比较好。

DDR 333的布线规则似乎没有这么严格。