1.5G高速板子，高手请进
阻抗匹配肯定要注意的，一般的是50欧的阻抗，要选好板材，再在阻抗计算软件中算好50欧需要的线宽，铜厚，基材厚度，如果有差分走线还要计算差分走线的宽度，间距等。
你想要得到全面的解答，你问题都没有表达清楚，需要知道下面东东
0、你这个1.5G是指频率?还是速率?
1、板子的层数?
2、板子的外形尺寸，可以允许走多长的线?
3、阻抗要求是什么?差分是多少?单端又是多少?
4、高速串行总线跑到的是什么协议?规范接收电平是多少?接口电平类型是什么?
5、选用什么连接器?
6、收发器件的模型有没有?建议用Spice模型。
7、发收器件就有没有预加重和均衡?
8、是由子卡-背板-子卡组成的硬件系统?还光光是在一个PCB板上使用传输数率是1.5Gb/s的信号?
3楼的第一个问题问的很笨
三楼第一个问题没有错，自己去理解时钟速度和数据率的关系
对于三楼的问题我做下解答
0、这块板子是1.25G的最高速率，不是频率.
1、板子的层数我想定个四层，对于板层数的确定是否也要仿真?请教方法
2外形我没定，板子的面积也是没要求的，所以我想能大就大点，钱无所谓，反正老师可以报销
3,芯片上有个参考外围电路匹配阻抗是50欧姆,差分和单端的阻抗应该要仿真过的吧?我还没仿过
4我跑的G984.2的物理层协议，具体的接口电平是CML和LVPECL之间的转化
5连接器也要考虑么，我这块板上没有连接器（单板），只有和一块控制板相连的控制接口，都是些控制线，速率不高的
6收发器件的模型我想用的是IBIS模型，用SPECCTRAQUEST来仿真
7没有预加重和均衡电路部分，有影响么?
8整个系统是这样的：光收发器件接受１.２５Ｇ信号，送到串并转换芯片（CML->LVPECL电平转换），一路变4路，每一路311M（LVDS信号）,送到ＦＰＧＡ处理，处理完的数据按刚刚的逆相反方向发送出去。然后还有一些诸如网卡和ＳＤＲＡＭ的外围电路，是在一块PCB板上完成的，没有子板。
如果我去画，我要去注意哪些问题，我要仿真的话主要去防哪些部分?
按我的理解要仿真以下部分
1、CPU和SDRAM之间的数据地址时钟线（这个是必须的，但数率133M，不高，所以一般的规则满足了应该问题也不大，不知我这样的理解对不对?）
2、串并转换芯片到FPGA（CPU）之间的4路LVDS信号，有311M,主要是串扰和反射匹配包括单端和差分的阻抗设计(不知还有没有其他的?)
3光接收器到串并转换的一路1.25G信号，主要是匹配，和控制线的关系有要求么?
我能理解的就这么多了，呵呵，其他不知还有没有，大牛指导下
做的是不是光端机呢?嘿嘿
高至G的频率,EMI很重要,回流路径一定要处理好,还有时钟部分,不然,严重的辐射可能使你的PCB无法工作！
hehe谢谢以上两位前辈的指点，我做的是接入网技术的一块板子，呵呵，其实和光端机差不多。
我如果做4层板，一根高速信号在底层布线，那么他的回流路径是不是在与它相邻的那一层?是不是最好要求他的回流路径不要被分割掉?
制版单位可以给出1.25G速率信号的层叠厚度，线宽等的参考值?
光端机或光通信以太网, bus & cpu 共用clock
如果不计成本,建议做6层板 第二层做地层,高速信号走内层,特别注意光接收器进来的信号要有完成的参考平面.
至于阻抗和层叠，最好是自己设计，不要依赖制板厂
学习了，谢谢
同意16的观点，阻抗匹配可以自己做，先定好你得走线层，power 和GND层，保护你的高速信号。