allegro调网表问题请教下，急

我是用orcad画的原理图，通过other->telesis.dll生成的网表，在allegro里通过inport->logic调网表，出现如下错误报告：

Total Netlist Errors   =  2.
Tue Nov 04 00:27:38 2008    age     1

Parsing device file: 'E:\work\lib\sc0402.txt'.

WARNING: Adding pins to the device not specified in functions.
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Total Device File Warnings =  1.
Total Device File Errors   =  0.

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Total Combined Netlist and Device File Warnings =  601.
Total Combined Netlist and Device File Errors   =  2.

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End of Allegro NETLIST IN Log
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这是什么原因引起的，请教下，特急！在线等！

没有高手回答我呀，好急呀，帮个忙哈，是啥问题，小妹感激不尽！

我也不喜欢，可他们要这样

用other转的没有太多的语法要求

在capture里生成网表不要直接import allegro中,因为里面有一些语法需要修改

在以下内容中就是修改后的:

在每个网络名字两边加英文输入法下的单引号就可以了(有专门的软件可以,自己会编写小程序的也可以自己编写)

$NETS
'+5';  C6.1 C9.1 C12.1 C15.1 C16.1 C18.1 C27.2 C30.2,
   C35.1 C36.1 C37.1 C45.2 C46.1 C50.1 C51.1 D11.1,
   J_YY.1 LS1.1 R17.2 R21.2 R26.2 RP3.5 RP3.6 RP3.7,
   RP3.8 RP4.5 RP4.6 RP4.7 RP4.8 RP5.5 RP5.6 RP5.7 RP5.8,
   U5.32 U6.16 U7.32 U8.3 U10.3 U11.3 U12.3 U14.6 U14.21,
   U14.25 U14.26 U15.8
'GND';  ANT1.5 B1.4 BT1.2 J_B_CON1.1 C1.2 C2.2 C3.2 C4.2 C5.2 C6.2 C7.2,
   C8.2 C9.2 C10.2 C11.2 C12.2 C13.2 C14.2 C15.2 C16.2 C17.2 C18.2 C19.2,
   C20.2 C25.1 C26.2 C27.1 C29.2 C32.2 C33.1 C34.2 C35.2 C36.2 C37.2 C39.2,
   C40.2 C41.2 C42.2 C43.1 C44.2 C45.1 C46.2 C50.2 C51.2 J_CN_232.1,
   D9.2 JP_ISP1.2 JP_ISP2.2 J_YY.2 D_P_LED.2 Q13.3 R37.1 U4.3 U4.9 U4.26,
   U4.38 U4.54 U4.67 U4.79 U4.93 U4.103 U4.107 U4.111 U4.128 U4.138 U4.139,
   U5.16 U6.15 U7.16 U8.2 U8.8 U9.4 U10.1 U11.1 U12.2 U13.3 U14.12 U15.5
'NetANT1_2';  ANT1.2 Ctx1.1 L1.2
'NetANT1_4';  ANT1.4 Ctx2.2 L2.2
'NetBT1_1';  BT1.1 D10.1 Rbt.1
'NetJ_B_CON1_2';  J_B_CON1.2 D7.1 R22.1
'NetC28_1';  C28.1 U6.1
'NetC28_2';  C28.2 U6.3
'NetC29_1';  C29.1 U6.6
'NetC33_2';  C33.2 U9.2 Y2.2
'NetC34_1';  C34.1 U9.3 Y2.1
'NetCrx1_2';  ANT1.1 Crx1.2
'NetD6_1';  B1.1 D6.1
'NetD10_2';  D10.2 D11.2 Rbt.2 U9.8
'NetJ2_1';  J2.1 TVS2.2 U8.7

直接导出网表多方便啊  主要是pcb啊  原理图再漂亮也是鸡肋。

device文件有错误，是不是你的封装做的有问题?一定要保持原理图和pcb元件封装一样才行。

要看error才可以知道是什麽原因的.