求助用verilog写一个FSM(finite state machine）有限状态机

这个FSM的要求是，时钟为50Mhz，如果input持续为1长达30ms，那么output为1。如果input持续为0长达30ms，那么output为0。别的情况下，就不改变output。

这个根本不需要状态机

但是我的题目要求是写一个这样的状态机