LPDDR3 疑问
（1） 地址信号
其数据率和数据信号是一样的?
相对CLK，是错位1/2个UI后发出的?
（2）对于2Rank的情况
一个DQ线连接两个rank，其中一个rank 的 I/O 口工作时，另一个rank的I/O口处于什么状态?
Rank不是同时间读写, 而是Memory interleaving进行并行读写
所以很抱歉，对于一个dq线连接2个rank，我没能理解。
小编的问题描述的不是很清楚；地址信号和数据信号速率肯定不一样，地址信号是单边缘采样，而数据信号是双边沿采样；对于你的第二个问题，不明白你的意思，你的DDR是不是包含两个物理bank?然后才会有你说的一个dq连接两个rank?
lpddr3的地址信号好像也是双边沿采样
手机平台上的lpddr3有32根数据线，一个rank 也是32个数据IO口，如果有两个rank， 那么每根数据线就要同时连到两个rank上 （DQ线相当于有分叉）
其中一个rank读写时，另一个rank应该是不工作的，那这个不工作的rank上的数据IO口是处于什么状态?
高阻?端接?还是依然读入数据，只是读入的数据会被忽略?或是其它?
个人所了解的JEDEC规范中，地址有1T/2T两种时序采样，还未听说过其会双边采样，至少目前为止，我看过的lpddr3规格书ac timing里也不会出现双边采样。我也不认为lpddr在时序要求上会与ddr有多少不同，lpddr只不过是low power而已。若真能双边沿采样，那么恭喜你，手机平板都能替代市面上的个人计算机了。
以上灰色字体部分言论不太准确，请不要参考。
至于你说的DQ分支，也没见过，rank和dimm条上的颗粒又有什么区别呢?源同步电路可是并行传输的，DQ如果能复用，何来并行的bit?若是使用chip select那么这个rank就没什么意义，它无法拓展带宽。
ADDR能复用是因为是用于寻址，不是用以传输数据，同一个地址自然可以给多个颗粒用。
所以...请再确认下。
这样做动机很单纯：在有限的数据位如：32位，为扩成存储器的容量，并行端接一个一模一样的存储器，地址数据。时钟，命令，都是一样的。用处理器芯片来控制他们的先后。至于他中不中断，是否是高阻状态，从我们的角度不关心，我们只关心，从那到那，路通不通畅，就像高速路上的车，管他在哪里下呢。
那在仿真时，不工作的rank上的IO口应该上什么模型?
和工作的IO口上一样的模型?
模型是死的，就在哪里，看具体做什么仿真，是信号质量，还是时序，还有这个芯片是作为RX,TX,需要具体问题，具体分析。
这个就是你看规范疏忽啦，，确实是双边沿采样。关于rank其实就是字每个CS挂一颗32位的颗粒，确实会分叉。
另一个就高组抗呗
表述有点不明，就是字扩扩展，里面有两个Die数据线是复用的，一次只能有一个Die被对应的CS选通工作
有意思。
可以分享下，你所看到的双边沿采样的ADDR TO clk测试波形吗，我想学习下ADDR怎么在时钟的上升沿和下降沿完成两次跳变和锁存的。就看1T模式的好了。我很好奇，既然可以双边采样，想必ADDR的带宽也是和dq一样了，可是为什么1T下我还是只能测到1个UI为1个clk呢?还有，能解释下，为什么示波器的DDR compliace以及仿真软件的help文件里都是认为addr/cmd clocked into DRAMS on rising clock呢?
另外cs就是chip select，没有拓展带宽就别扯什么复用。用64位的硬件去做32位的处理，真实有钱烧的慌。
看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate architecture on the command/address bus to reduce the number of input pins in the system.一句话把这样做的原因也告诉你了。LPDDR3不像DDR3可以有16个地址线，只有10个，所以只好上下沿都采了，你看规范里面的时序图都是画的双沿采样，还有看command truth table更加清楚怎么操作的了。其实地址线操作并不频繁用单沿也可以，慢点就慢点，但是规范是这么定的，我也没办法。至于示波器compliance软件怎么写的我不关心，以JEDEC规范为准。还有用两个CS分别控制两个Die仅仅是为了扩展容量了，之前一个die做不了那么大容量就用了两个die并共用了数据线，还有人家CPU架构应该也是32位的，不会像你说的这么傻的
看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate architecture on the command/address bus to reduce the number of input pins in the system.一句话把这样做的原因也告诉你了。LPDDR3不像DDR3可以有16个地址线，只有10个，所以只好上下沿都采了，你看规范里面的时序图都是画的双沿采样，还有看command truth table更加清楚怎么操作的了。其实地址线操作并不频繁用单沿也可以，慢点就慢点，但是规范是这么定的，我也没办法。至于示波器compliance软件怎么写的我不关心，以JEDEC规范为准。还有用两个CS分别控制两个Die仅仅是为了扩展容量了，之前一个die做不了那么大容量就用了两个die并共用了数据线，还有人家CPU架构应该也是32位的，不会像你说的这么傻的
确实是我没理解lpddr和ddr在ADDR/cmd的区别。抱歉。
看来我得好好看看lpddr的规范了。