pcie3.0走线

一般情况下按串行总线的走线方式走就好了。但是特殊情况除外，比如Intel有的芯片需要对内（两对信号线共用一个register）做线长匹配，但是这个范围也是比大，都是几百mil以上的。总之具体情况具体分析。

顶一个

Intel要求对内分段等长，例如pin到过孔为一段等长，过孔到过孔为一段等长、、、同时还要满足总长度等长。

大概规范如下: 差分对P/N分段等长5mil ,总等长5mil ，共用寄存器的差分对之间：500mil，动态等长（phase match ) 25mil/600mil 隔直电容下挖空相邻层，VIA孔挖大ANTI PAD。

你的PCIE3.0的速率是多少?一般PCIE3.0：1要走弧形;2把过孔挖掉;3减少stub！

PCIE 3.0速率是8Gbps。个人觉得没有必要走弧形线，做过仿真测试对比，在10G以内的信号弧形线所起到的作用有限；另外，把过孔挖掉作用是有，但也不是非常有必要，还得看小编的板厚或者是stub的长度是多长。

现在我们做是一般信号速率高于3.5G以上就必须走弧形！这样对信号的损耗小，对质量也好点！

走弧形，没挖空

这种细节的优化最终必须到完整的通道去验证。比如chip到chip的PCIE，如果距离很近，过孔stub达到六七十mil也没有问题，如果通道长了，估计就不行了
在SI-list见过一个案例，PCIE走线AC耦合电容pad下掏空，从TDR曲线上看是有些优化，但最后实测整个通道的眼图，眼图却减小了一点点。

叶嘉鲁?

TDR好,最终眼图反而糟的原因是什么呢.

把pad下面挖孔，也要注意参考。

看Intel的PDG，里面讲的很详细。认真阅读，按照那个走，肯定没问题的。