求助：DDR2的setup time计算问题

大家好，请教大家一个问题，JESD的规范中DDR2 的setuptime的计算是以data信号的Vih(ac)min 或者是Vil(ac)max 到strob的crossing的时间差，但是SQ在计算settle delay时是以Vih或者Vil为计算的输入门限，这两者之间怎么统一呢

你是想要SQ里将VIH/VIL改成规范里的VIH(AC)MIN/VIL(AC)MAX么?

我不是要修改VIH和VIL的值，有没有办法通过设置或者其他的手段能够人为的控制switch delay和settle delay的软件测量参数