请教，在多片DDR布线中，Vref应该使用何种拓扑结构

请教，在多片DDR布线中，Vref应该使用何种拓扑结构
我在画的板子是6层，最小线宽/间距是6mil
TopLayer
GND-Plane
Power-Plane 3.3V/1.8V
MidLayer-1 （布线剩余空间铺铜GND）
Power-Plane 2.5V
BottomLayer
FPGA 带4片DDR，两片在正面，两片在背面，背对背
数据线走Top/Bottom，平均长度约 1 inch，每条线上最多有两个过孔
地址和控制线走MidLayer-1，平均长度约 2.5 inch，每条线上最多有三个过孔
受限于空间，所有DDR信号线只有Rs没有Rp
占用FPGA的3个IO Bank（每个IO Bank有约10个Vref脚）
所以一共有34个Vref脚，请教下该连成什么拓扑结构
从布线状来看树状最方便，但不知道是否会有不良影响，是否需要在每个树杈终点放电容?
另外，请教下，Vref用多少线宽合适呢?
谢谢！

VREF有这么多吗一个BANK，基本上就1-2个管脚，直接铺一个平面就是了，这个是电源

补图来了
板子总体 中间是FPGA，右边是4片DDR（两正两反背对背）
数据线走Top/Bottom，地址和控制还没画，黄色线表示其大致趋势

设计的层结构

DDR附近正面走线

DDR附近背面走线

2.5V电源区域

FPGA确实每个Bank有10个Verf，老型号就这样，没办法
板子上没有空间给Vref一个整平面，最多能容忍40mil粗的一条线
我看了一些主板和内存条的PCB，好像从来没哪个板子把Vref搞成平面的，都是一条挺细的线
哪位能指导下，感激不尽

vref没必要搞那么粗的，只是提供一个参考电压而已，粗了反而不好，容易受干扰。保护好vref就行了

那最后你决定用什么拓扑?

    没决定呢，还没搞清楚

这叠层有点...............

如果DDR跑的快，楼上叠层结构需要重新考虑一下，可以参看一些叠层资料好好消化一下，再重新叠层，如果EMI这些要求是有的建议top与bom不走线，只走一小段线然后打孔进内层。

还有VREF的电流很小，芯片里面应该是比较器的输入端电阻很大，一般需要的电流是nA级的，不过这个电压要求跟随VDDQ的电压变化而变化，需要满足这个要求才能跑得快，稳定。这么小的电流所以一般不需要很粗的线，只要保护好它不受干扰就行。

布线很有特色！