请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配？谢谢

阻抗匹配是对于单个网络来说的。
可以参考下特征阻抗的公式，阻抗不仅与线宽相关。
如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。
这个意思很难理解吗?

时钟buffer和数据线buffer是不同的。

阻抗是个范围，可能是封闭区间，也可能是个半闭区间，跟其余因素也有关系。
你说的这种情况没有关系，是对的，你就这样做吧。

传输线阻抗是在频率下的一个范围，时钟通常100M，数据基本就是200M，所以你的物理约束在50欧姆，但是在不同频率下测出来的阻抗是不同的；既然你加宽了时钟线的宽度，其实在反射上问题不大，但是在工程制作上感觉你是不是增加了成本了呢?