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RF-DAC多频带发射器线性评估

时间:07-07 来源:mwrf 点击:

摘要:贝尔实验室的研究人员展示了如何利用赛灵思FPGA、IP 核和MATLAB 为RFDAC 的快速评估创建一个灵活平台。

无线通信行业已经进入了一个全新的一体化时代;每个网络运营商都在寻求更紧凑、多频带基础架构解决方案。新兴射频类数据转换器——RF DAC 和RF ADC —— 在架构上使创建紧凑的多频带收发器成为可能。但这些新兴器件固有的非线性将成为这一发展趋势的绊脚石。

例如,频域中射频器件的非线性包括带内和带外两种情况。带内非线性是指TX 频带内不需要的频率成分(frequency term),而带外非线性则是指TX 频带外不需要的频率成分。

对于正在使用RF DAC 对多频带发射器进行原型设计的系统工程师而言,确保关键组件符合标准线性要求是非常重要的。因此,在早期原型设计阶段,从根本上需要一个灵活的测试平台,以正确评估AR DAC 在多频带应用中的非线性性能。

在爱尔兰贝尔实验室,我们已经创建了一个灵活的软硬件平台,可用于快速评估下一代无线系统潜在备选设备RF DAC。这个研发项目的三个关键因素分别是:赛灵思高性能FPGA、赛灵思IP 和MATLAB?。

在开始这段工程设计传奇故事之前,我们还要强调几点。在设计中,我们试图尽量减少FPGA 资源的占用,同时尽可能保持系统灵活,所以我们只需要集中精力实现必要的功能。为建立完整的测试系统,我们选用ADI 公司的最新RF-DAC 评估板(AD9129 和AD9739a)和赛灵思ML605 评估板。ML605 评估板配套提供Virtex?-6 XC6VLX240T-1FFG1156 FPGA 器件,其包括快速切换I/O ( 频率高达710 MHz) 和SERDES 单元( 频率高达5 Gbps),用于连接RF DAC。

现在,让我们仔细看看如何使用赛灵思FPGA、IP 和MATLAB 创建这个简单而又功能强大的测试平台。

系统级要求与设计

该评估平台的主要目的是通过各种用户自定义的测试数据序列来激励RF DAC。为此,我们设计了两个测试策略:连续波(CW)信号测试(xDDS)和宽频带信号测试(xRAM)。

多频音连续波(CW)测试一直是RF 工程师对RF 元件非线性进行特性描述的首选。遵循相同的测试理念,我们创建了一个基于直接数字综合器(DDS)的可调四音逻辑内核,实际上是采用一对双音信号在两个独立频带上激励RF DAC。通过独立调谐四音,我们可以评估RF DAC 的线性性能- 即频域内的互调位置与功率。

连续波(CW)信号测试是一种固有窄带操作。为进一步评估RF DAC的宽频带性能,我们需要通过并发多频、多模信号(如分别为2.1 GHz 和2.6 GHz 的双模UMTS 和LTE 信号)对其进行激发。为此,我们创建了一个基于片上BRAM 阵列的数据存储内核;该内核有两个子组,可以为重复测试存储各自的双频用户数据。

图1 显示了简化的系统级平台设计图。可以看到,我们采用简单直观的设计策略,构建尽量简单的平台并通过升级功能对其进行模块化。

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图1 - 简化的系统级平台方框图

硬件设计:赛灵思FPGA内核图1 中的FPGA 部分列出了系统基本需要实现的逻辑单元。包括时钟分布单元、基于状态机的系统控制单元和基于DDS 内核的多音生成单元,以及嵌入在RAM 周围的两个单元:基于BRAM 的小型控制消息存储单元(cRAM 内核) 和基于BRAM 阵列的用户数据存储单元 (dRAM 内核)。还包括连接PC 的UART 串行接口和连接RF DAC 的高速数据接口。

时钟是FPGA 的生命脉搏。为确保多款时钟在FPGA Bank 上正确分配,我们选用赛灵思时钟管理内核,为时钟的定义和指定提供一种简单的交互方式。

嵌入状态机周围的小型指令内核用作系统控制单元。如图2 所示,在初始状态(S0)下,报头检测器单元工作,负责监测并过滤来自UART 接收器的输入数据字节。数据字节被生成并封装在MATLAB 数据帧内(如图3 所示)。

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图2 - 关键状态机详细设计图

RF-DAC多频带发射器线性评估闂傚倸鍊搁崐鎼佸磹閹间礁纾归柟闂寸绾惧綊鏌熼梻瀵割槮缁炬儳缍婇弻鐔兼⒒鐎靛壊妲紒鐐劤缂嶅﹪寮婚悢鍏尖拻閻庨潧澹婂Σ顔剧磼閹冣挃闁硅櫕鎹囬垾鏃堝礃椤忎礁浜鹃柨婵嗙凹缁ㄥジ鏌熼惂鍝ョМ闁哄矉缍侀、姗€鎮欓幖顓燁棧闂備線娼уΛ娆戞暜閹烘缍栨繝闈涱儐閺呮煡鏌涘☉鍗炲妞ゃ儲鑹鹃埞鎴炲箠闁稿﹥顨嗛幈銊╂倻閽樺锛涘┑鐐村灍閹崇偤宕堕浣镐缓缂備礁顑呴悘婵嬫倵椤撶喍绻嗛柕鍫濈箳閸掍即鏌涢悤浣镐簽缂侇喛顕ч埥澶娢熻箛鎾剁Ш闁轰焦鍔欏畷銊╊敊鐠侯煈鏀ㄧ紓鍌氬€风粈渚€顢栭崟顖涘殑闁告挷鐒﹂~鏇㈡煙閹规劦鍤欑痪鎯у悑閹便劌顫滈崱妤€骞嬮梺绋款儐閹瑰洭骞冨⿰鍫熷殟闁靛鍎崑鎾诲锤濡や胶鍙嗛梺鍝勬处濮樸劑宕濆澶嬬厵闁告劘灏欓悞鍛婃叏婵犲嫮甯涢柟宄版嚇瀹曘劍绻濋崒娑欑暭闂傚倷娴囧畷鐢稿窗閸℃稑纾块柟鎯版缁犳煡鏌曡箛鏇烆€屾繛绗哄姂閺屽秷顧侀柛鎾寸懇椤㈡岸鏁愰崱娆戠槇濠殿喗锕╅崢鍏肩濠婂懐纾奸柣鎰靛墮椤庢粌顪冪€涙ɑ鍊愮€殿喗鐓¢、妤呭礋椤戣姤瀚奸梻浣告贡鏋繛鎾棑缁骞樼€靛摜顔曢柣鐘叉厂閸涱厼鐓傞梺杞扮閻楀﹥绌辨繝鍥ч柛娑卞枛濞呫倝姊虹粙娆惧剬闁告挻绻勯幑銏犫攽閸モ晝鐦堥梺绋挎湰缁嬫垵鈻嶉敐鍜佹富闁靛牆绻掗崚浼存煏閸喐鍊愭鐐插暞缁傛帞鈧絽鐏氶弲顒€鈹戦悙鏉戠仸閽冮亶鎮归崶鈺佷槐婵﹨娅i幏鐘诲灳閾忣偆浜堕梻浣藉吹閸o附淇婇崶顒€绠查柕蹇曞Л閺€浠嬫倵閿濆簼绨介柛濠勫仱濮婃椽妫冨ù銈嗙洴瀹曟﹢濡搁妷顔藉枠濠电姷鏁告慨鐑藉极閸涘﹥鍙忛柣鎴f閺嬩線鏌熼梻瀵割槮缁炬崘顫夐妵鍕冀椤愵澀绮堕梺缁樺笒閻忔岸濡甸崟顖氱闁瑰瓨绻嶆禒鑲╃磼閻愵剙鍔ゆい顓犲厴瀵鎮㈤悡搴n槶閻熸粌绻掗弫顔尖槈閵忥紕鍘介梺瑙勫劤椤曨厼煤閹绢喗鐓欐い鏃傜摂濞堟粓鏌℃担鐟板闁诡垱妫冮崹楣冩嚑椤掍焦娅﹀┑鐘垫暩婵參骞忛崘顔肩妞ゅ繐鍟版す鎶芥⒒娓氣偓閳ь剚绋撻埞鎺楁煕閺傝法肖闁瑰箍鍨归埞鎴犫偓锝庝簻缁愭稑顪冮妶鍡樼闁瑰啿绉瑰畷顐⑽旈崨顔规嫽婵炶揪绲介幉锛勬嫻閿熺姵鐓欓柧蹇e亝鐏忕敻鏌嶈閸撴艾顫濋妸锔芥珷婵°倓鑳堕埞宥呪攽閻樺弶鎼愮紒鐘垫嚀闇夐柨婵嗙墕閳ь兛绮欐俊鎼佸煛閸屾粌寮抽梻浣告惈閸熺娀宕戦幘缁樼厱閹艰揪绱曢敍宥囩磼鏉堚晛浠辨鐐村笒铻栧ù锝呭级鐎氫粙姊绘担鍛靛綊寮甸鍕仭闁靛ň鏅涚粈鍌溾偓鍏夊亾闁告洦鍓涢崢鐢告⒑閹勭闁稿鎳庨悾宄扮暆閳ь剟鍩€椤掑喚娼愭繛鍙夌矒瀵偆鎷犲顔兼婵炲濮撮鎰板极閸ヮ剚鐓熼柟閭﹀弾閸熷繘鏌涢悙鍨毈婵﹦绮幏鍛存嚍閵壯佲偓濠囨⒑闂堚晝绉剁紒鐘虫崌閻涱喛绠涘☉娆愭闂佽法鍣﹂幏锟�...

图3 - 数据帧封装例解

系统中基本上有两种类型的数据帧。带报头"FF01"的数据帧(cRAM帧)用来为DDSes 和系统控制消息传输相位增量值。带报头"FF10"或"FF11" 的其他数据帧(dRAM 帧)用来传输用户自定义的数据。状态帧"S1x"只处理带报头"FF01"的数据,用以更新相位增量值和执行控制指令。状态帧"S2x"和"S3x"分别为两个频带接收并存储用户自定义数据。占线信号用来连续锁存数据,直至看到数据序列末尾的最后停止位。控制消息—— 例如调用单个/ 多个DDS 或用户数据序列—— 存储在cRAM 数据帧的最后两个字节内。它们将在cRAM_rd_done 信号上升沿处执行。

然后,我们举例说明四个采用赛灵思DDS 内核的独立的频音生成单元,并将其配置为相位增量模式。特定频率的相位增量值在MATLAB上生成

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