射频模拟前端在毫微微蜂窝基站中的应用

在所有的频率和环境条件下得以维持，进而确保在所有条件下都能以良好的边限，符合3GPP载波泄漏、误差向量幅度(EVM)及ACLR的需求。整合式无线电收发器具有在190MHz偏移与-8dBm输出功率下-163dBm/Hz的宽频杂信层，同时又符合TS25.104需求，而其输出与50Ω匹配，因而与功率放大器的连接能够更为简单。

混合信号前端基带收发器须与无线电收发器ADC连接

厂商推出的混合信号前端基带收发器(图4)为适用于通信市场的整合式转换器MxFE家族的成员，适合于低成本、高性能的Femtocell基站应用。该组件整合双12位ADC及双12位数位模拟转换器(DAC)。该ADC已针对以50MSPS或更低的取样予以优化，以200MHz速度运作的DAC中包含2×或4×的插补滤波器。

图4 混合信号前端基带收发器方块图

混合信号前端基带收发器弹性化的双向24位输入/输出(I/O)汇流排能适用于各种商用基带特定应用积体电路(ASIC)或数位信号处理器(DSP)，在半双工系统当中，其接口支持24位并行转换或12位交错式转换；在全双工系统当中，此接口支持12位交错式ADC汇流排及12位交错式DAC汇流排。对于FDD WCDMA，混合信号前端基带收发器会同步运作发射与接收通道，此须使用全双工模式，包括一组12位交错式Rx(接收)资料汇流排及一组12位交错式Tx(发射)资料汇流排。

DAC核心将12位资料转换成两组互补的差动电流输出，并利用电阻器网络将其送至混合信号前端基带收发器(图5)，其中RDC针对1.2伏特共模电压被设定为120Ω；而RL则针对1Vp-p差动输入摆幅被设定为63Ω。

图5 介于整合式无线电收发器与混合信号前端基带收发器间的简单界面

混合信号前端基带收发器的DAC包含可编程精密增益控制及DC偏移控制，可用来对I与Q通道之间的不匹配进行补偿，借以抑制LO的馈通(Feedthrough)与改善EVM性能， 10位DC偏移控制能对任一差动接脚独立提供达±12%的偏移，进而使任何系统偏移都能获得校正。 

ADC输入是由一组2kΩ差动输入电阻与一组交换式电容器电路组成，此输入可进行自我偏压以达到中位供应电压，或可对其加以编程，使能接受外部的DC偏压。因此建议整合式无线电收发器接收基带输出可直接连接至混合信号前端基带收发器的ADC输入，而ADC输入的全范围位准为2Vp-p差动。

Femtocell基站倚赖精准时脉

Femtocell基站需要一组达±0.1ppm的精确参考时脉，以符合3GPP的规格。要执行这个非常精密时脉控制的方法已超出本文所讨论的范围，但仍然有一些可能性存在，其中包括通过监测接收器而使GSM大型蜂窝式基站同步化、全球卫星定位系统(GPS )同步化及IEEE 1588精密时序通信协定等，在某些例子当中，上述方法的组合可由Femtocell基站供应商实现，最后，参考时序控制电路将调节参考频率源极。在厂商的评估用电路板上会使用这组26MHz的电压控制温度补偿石英振荡器(VCTCXO)作为整合式无线电收发器的参考。延迟锁定回路(DLL)会产生19.2MHz的时脉，恰为3.84MHz WCDMA芯片时脉的倍数，这个19.2MHz的时脉会被用为混合信号前端基带收发器的时脉输入，且混合信号前端基带收发器具有一组包含许多变数的多功能时脉设定组态。

ADC时脉速率、DAC时脉速率、PLL及插补器设定等都可由软体控制，使功率对应性能的优化可符合需求。在建议的设定组态当中，PLL乘法器被设定为2×，PLL输出频率设定为38.4MHz；ADC则锁定为此频率的一半。在发射端，38.4MHz的PLL输出被用来锁定DAC，发射插补被设定为2×，借以抑制DAC的镜像，且时脉频率也可能会有其他组合。使用上述的时脉方案，Femtocell基站不需要任何经常会出现在大型蜂窝式基站内独立的频率转换PLL，所有的频率转换功能都已经获得整合，此有助于Femtocell基站符合市场所要求的价格点。

RF放大器还须符合低成本要求

针对RF功率级所挑选的放大器，必须是低成本、高性能、以磷化镓铟制程所生产的宽频线性放大器。放大器会将整合式无线电收发器的输出予以线性放大，并且对RF双工器与交换网络中的损耗进行补偿，两组线性放大器中，一组包含了内部偏压与匹配功能；另一组则需要外部匹配功能，并采用业界标准的塑胶材质SOT-23封装方式，且两组放大器都以5V轨直接运行，因此不需外部偏压电路。

本文分析3G Femtocell系统功能区块中各个关键组件的运作特性及所需的规格要求，包括采用直接转换架构为基础且具高整合度的无线电收发器，有助降低BOM，整合双12位ADC及双12位DAC的混合信号基带收发器，适合于低成本、高性能的Femtocell基站应用，并可符合3GPP规格的精准参考时脉，以及宽频线性