全功能硬件扫描键盘控制器IP核的实现

IP（Intellectual Property），即常说的知识产权。在PLD领域中，IP核是指将数字系统中常用但比较复杂的一些功能块设计成参数可调并以HDL源文件或加密网表形式存在的可供其他用户直接调用的软件模块。由于已经过严格的测试和优化，使用IP核可以显著减小设计和调试时间，提高开发效率，降低产品成本。本文以一款结构经参数化的全功能硬件扫描键盘控制器的开发为例，阐述IP核设计的一般方法与步骤。

　　1 设计的意义与可行性

　　键盘是计算机系统中最常用的人机交互输入设备。在嵌入式系统中，用R+L条口线实现R×L个按键的扫描键盘的应用最为广泛。与线性键盘相比，扫描键盘中 I/O口线的利用效率有了较大的提高，在一定程度上缓解了I/O引脚短缺的问题，但其传统实现方案的缺点是需要MPU的相应扫描控制程序来配合。为了响应输入，系统实质上工作于一种循环查询模式，不但占用了较多的MPU处理时间，也增加了系统的功耗。在一些处理任务量大、对功耗又极为敏感的系统中，这是不能接受的。

　　一方面，通用键盘接口芯片（如8279、HD7279A）功耗较大，使用灵活性差；另一方面，可编程逻辑器件在规模、速度和功耗等性能方面已远超出通用逻辑芯片。所以越来越多的大型数字系统采用CPLD/FPGA构建，且系统中可编程逻辑器件的硬件资源通常都有一定剩余，这使得在不增加成本的基础上，实现一款硬件扫描键盘控制器成为可能。在智能多芯电缆检测仪的研制过程中，一款这样的全功能硬件扫描键盘控制器便得以成功实现。下面详细介绍其工作原理和实现过程。

　　2 工作原理及功能要求

　　2.1 扫描键盘工作原理

　　以4×4 扫描键盘为例，工作原理如图1所示，其中P0～P3为输出口，P4～P7为输入口。无按键按下时，输入口被上拉为高电平。输出口以一定频率循环输出 0111、1011、1101、1110。通过读输入口的状态，便可判断击键情况。如输出0111时，输入口的16种状态与击键的对应关系如表1所示。单列线的扫描频率（记为Fs）一般应界于50～400Hz之间。

　　2.2 按键的去抖动问题

　　由于触点的弹性作用，机械按键在闭合和断开瞬间会产生抖动，实际电压波形如图2所示。其中T1、T2、TS分别为前沿抖动时间、后沿抖动时间和按键稳定时间。T1、T2取决于触点的机械特性，一般为5～12ms；TS则主要取决于击键速度的快慢和按键按下时间的长短。统计研究表明，以正常速度击键时，T1、T2、TS之和一般不小于12ms。

　　按键抖动引起的最大问题是一次击键被误识别为多次击键，因此应避免在抖动期T1、T2内对输入行线状态进行采样。去抖动电路的设计是硬件扫描键盘控制器设计中的关键之一。

　　2.3 全功能键盘控制器的功能要求

　　在键盘使用过程中，实际击键情况有两种：单击和连击。单击时用户希望通过短时间击键只产生一个有效键值；连击时用户长时间按下按键，希望持续快速产生多个有效键值。为方便使用，键盘设计应区分快速单击和持续连击：两者都用来快速产生多个键值，区别在于击键的动作和使用的场合。前者要求每次单击后释放按键，常用于参数小范围内的精调；而后者则要求按键长时间保持在按下状态，以实现参数大范围内的快速调节。

　　连击过程如图2所示，其中tJ为去抖时间，即从击键起到产生第一个有效键值的最小时间间隔，tF和tS分别为首次重复延时和持续连击时间间隔。三者的取值要求参见表2。

　　除上述要求外，全功能扫描键盘控制器还要求能识别多键同击的情况。出于简化设计的目的，本设计仅考虑同列按键的多键同击问题。解决此问题的办法是使R×L扫描键盘（R为输入行线数，L为扫描列线数）可以识别的等效按键数从R×L增加到（以4×4为例，从16个增加为60个）。

　　3 IP核的实现

　　3.1 硬件实现

　　全功能硬件扫描键盘控制器由3个计数器（分频计数器、延时计数器和扫描计数器）、2个标志寄存器（连击标志寄存器和中断标志寄存器）、1个键值锁存器和相应组合逻辑电路组成。其结构框图如图3所示。图中，对外提供5组（或个）信号引脚：clk和DB通常与CPLD/FPGA中的其他模块公用，前者用于同步时钟信号的输入，后者用于键值的输出；INT、Row和Line是键盘控制器的专用引脚，分别用于中断输出、扫描列线输出和上拉行线输入。其中行线的上拉电阻既可以选用外部电阻，也可以使用IOE（Input Output Element）中可编程选择的自带上拉电阻。

　　考虑到CPLD/FPGA器件的硬件资源特点和HDL（Hardware Description Language）的编程原则，扫描键盘控制器整体上采用同步设计方案，所有触发器均由输入时钟信号clk（频率为Fclk）驱动。由 于输入频率较高，通常需要对其进行分频处理（分频系数为N）。本设计没有直接采用传统意义上的分频计数器，而是用分频计数器（位数为Ndiv）的输出，控制其他触发器的时钟允许信号（可理解为只有当分频计数器计数至N-1时，其他触发器的时钟信号才有效，见图3）来实现等效分频（等效分频频率为 Fd）。与前者相比，此方法有以下优点：①实现了分频系数以1为增量的连续可调（前者可实现的分频系数通常为2的n次幂）；②在消耗相同硬件资源的情况下，最大分频系数提高了1倍；③避免了在同一设计中出现多个全局时钟信号，为高效的器件适配和布局布线提供了保证。当无需键盘输入时，只要关断clk信号，扫描键盘控制电路便进入低功耗模式。图3中符号"||"所代表的节点的信号便是用于等效分频的内部信号，它是由分频计数器的输出经过组合逻辑电路产生的。

　　扫描计数器（位数为Nscan）和译码器用于列线的自动扫描。无按键时，扫描计数器以频率Fd计数，计数值经译码输出使列线处于自动扫描状态；有击键时，扫描计数器立即停止计数，直到所有按键被释放。当log2 L为小数，即计数器可表示的状态数大于列线数时，译码器为部分译码，扫描计数器计至（L-1）时需要被同步复位。

　　按键检测电路用于击键的检测，是用组合逻辑电路实现的。无击键时，它异步复位延时计数器和连击标志寄存器；有按键按下时，它使扫描计数器停止计数。

　　延时计数器（位数为Ndelay）和连击标志寄存器与相应组合逻辑电路配合，完成去抖和键值锁存控制，是本设计的关键。首先根据表3确定去抖计数值M、连击首次延时计数值P和持续连击间隔计数值Q。有按键按下时，相应异步复位信号无效，延时计数器开始计数（前沿抖动可能导致计数器被再次复位）。计数至（M-1）时扫描键值（扫描计数器输出 +键盘行线输入）被同步锁存，同时置位中断标志寄存器；若按键仍处于按下状态，继续计数到（P-1）后，在等效分频时钟的下一上升沿，置位连击标志寄存器和中断标志寄存器、锁存扫描键值，并复位延时计数器；待重新计数至（Q-1）后，再次同步置位中断标志寄存器、锁存扫描键值、复位延时计数器。重复上述步骤三，连续产生键值直到所有按键被释放。

　　键值锁存器（位数为Nkey）用于扫描键值的暂存；中断标志对应于INT引脚输出，既可供MPU查询也可用于向MPU提出中断请求。当然，通过DB总线读相应内部标志也可以判断是否有新的键值产生。为使键盘能够及时响应新的输入，本设计提供两种键值锁存器和中断标志复位机制：一是MPU读取键值后，可用软件方法立即复位；二是待分频计数器再次计数至（C-1）时，自动实现两者的同步复位，其中C为INT信号持续有效的输入时钟周期数。