锁相环的时间调整分析

图3.24给出了CADILLAC时钟相位调整电路的框图。对于大规模生产测试，可能值得构造这样的电路。对于普通的实验测试，则太麻烦了。

电路将总线时钟进行N分频，然后通过一个-频率比较器把它与一个同样经过N分频的本地振荡器相比较。电路的频率锁定在与总线时钟相同的频率上，但是相位由相移网络决定。

因为相位锁定的频率是时钟振荡器频率的I/N，因此如果在相移网络中加入Y度的相移调产生一个很小的相移。由变容二极管控制的RC移相器可以很方便地做到这一点。

这个电路的相位调整范围可以超过正负180度。当系统的时钟较高，并且经过分频将信号频率降低来产生本地控制信号时，这种较大的相位调整非常有用。大的相位调整对调试允许多个时钟周期抖动的导步电路也很有用，例如通信中的T3同步器和FIFO电路等。

VCO的稳定性和相位检测网络的噪声不敏感特性，在这个电路里面至关重要。如果并不擅长模拟电路的设计，最好在制作这个电路时寻求些帮助。