CMOS技术缓解了RF电路在SoC中的集成挑战

设计者还可选择将数字调谐及自校准功能集成到VCO中，并通过集成环路滤波器来扩大VCO的调谐范围。

为使数字电路能处理模拟信号，它们必须工作在极高的速度。器件截止频率(Ft)是一种用来评价工艺处理RF信号能力的简单方法(参见图1)。

总的原则是，Ft应大约为工作频率的10倍。例如，要处理1.9 GHz的信号，Ft就必须大约为19 GHz。缺少足够的Ft是老式CMOS工艺的一个主要局限，但今天的90纳米技术可提供超过100 GHz的Ft性能。这种极高的Ft很容易就超过蜂窝手机无线电的所有要求。

数字RF处理在过去十年间已经登上历史舞台，但随着SoC转向90纳米工艺，“高频”的含义将随着Ft的提高而被重新定义。今天，运行在1 GHz的DSP能处理整个数字域中的“高频”信号，甚至可用软件来动态控制信号处理。

最近，TI公布了第二代蓝牙SoC 芯片——BRF 6150，这款芯片给出了用CMOS工艺进行SoC集成如何能简化设计并降低板空间要求和系统成本的一个范例。BRF6150在一个4.5mm x 4.5mm的封装内集成了蓝牙基带、数字RF及天线开关，使设计者能在50平方毫米的面积内增加蓝牙功能(见图2)。

集成式BRF6150的功耗比同类解决方案低30%，且其待机电流仅为6uA。它直接与电池连接，无需使用外部调节器。该芯片仅需11个外部器件，从而简化了设计复杂性。这种集成式蓝牙芯片是提高集成度和转向真正数字无线电的典型成果。

蓝牙之外

今天，我们能集成蓝牙的一个主要原因是，它采用功率相对较低、仅需短距离传输的信号。现代手机要求有-106dBm量级的灵敏度，且必须能对邻近频段有60dB的抑制，并采用可避免将相位噪声引入接收频段的振荡器。这些极端的性能要求使无线电集成具有更大的挑战。使设计者可以满足这些苛刻设计约束的许多关键器件，已经能够在数字域中找到解决方案。例如，全集成的数字频率合成器已经面市，它的所有内部元件都在片上而且没有外部引脚，这是RF集成技术的一个重要里程碑。

集成的另一个关键优势是，通过使用更小尺寸的工艺技术进行设计，无线电能工作在更低的电压上。在大多数情况下，在较低的电压上工作绝对是一个优势，因为能获得更长的电池使用寿命(这是在现有手机上引入新功能的一个主要障碍)以及具有更小的散热。

但低电压同时也会带来一些基本问题，如动态范围。动态范围挑战会因为无线通信的远近而显现出来。例如，如果手机A靠近蜂窝而手机B远离蜂窝，则手机B就必须在最大功率上发射信号，才能连接蜂窝。

当信道A和信道B处于不同频率上时，信道B的高功率信号有可能泄漏至信道A中，故要求手机A具有抑制远信道干扰的能力，以便能在有高功率发射存在的情况下接收微伏信号。幸运的是，像动态范围这些问题可通过前端处理这种直接的方式来加以解决。

产生适合用来驱动天线的高功率信号是SoC集成面临的另一个关键挑战。通常，广域网(WLAN)所用功放的高功率、高电压及高散热等因素，使它们不适合用深亚微米CMOS工艺来进行集成。

但需指出的是，这些问题主要与现有广域网(如GSM 及CDMA)有关，而距离较短的个人区域网(PAN)以及局域网(LAN)可以采用功放集成。

在这种SoC设计中，将功放靠近数据处理器放置可执行自动系统校准，从而提高整体系统性能。此外，由于通过RF集成可以节省成本、板空间及功耗，数字RF还能加快一些新兴短距离网络(包括UWB、Zigbee及网格网络等)的开发。

批量验证

模拟RF集成的另一个主要障碍是验证，这甚至比保持手机所要求的大批量生产的良品率更令人生畏。生产用RF测试仪通常不能测试数字逻辑阵列，而逻辑测试仪又不能提供模拟或RF测试能力。但我们既不能让大型SoC的RF部分对良品率产生很大的影响，也不能让它延缓SoC向最新工艺节点的移植。

通过将RF功能移到数字域，数字RF处理使得测试和验证无线电的过程接近于只有逻辑电路的情况。尽管永远都不可能实现完全的移植(总是存在一定的模拟与混合信号功能)，但数字处理技术可用来提高测试与验证过程的效率及可靠性。

采用数字RF，我们可以完全分析在SoC上的基带信号特征，而且一些外部模拟器件也可以实现闭环测试，以评估信号质量。采用这种方式，我们能够在系统级，而不只是在功能模块级上对无线电性能进行测量。

这不仅能减少所需测量的数量，而且能简化验证过程。SoC可带有自检测能力，以执行自校准并减少参数变化对良品率的影响。这能将良品率维持在缺陷密度限制以内，并将无线电测试成本降低至一个很低的水平。此外，数字RF模块还能保持进行工艺移植的能力，从而可对芯片进行缩放，这也是大批量器件生产的一个重要要求