功率管理优化功率的实现

泄漏优化

主要的泄漏功率优化途径是使用标准单元库和多电压阈值器件。许多工具允许设计者在物理实现期间使用多个库，并自动从恰当的库中选择单元，来优化泄漏功率并实现性能目标。但是，应小心使用该特性，这是因为设计方案的面积有时可能会变大。较高阈值电压的单元很脆弱，在混合阈值电压设计方案中，80%的单元一般具有高阈值电压，其余20%具有标准阈值电压或低阈值电压。你可以把具有多种沟道长度的库和多阈值电压器件相结合，来提供额外灵活性。

另一种可能是使用台积电公司的Power-Trim服务，它改变非关键路径中的晶体管的沟道长度，并且实际上不影响设计布局。该方法向多晶硅掩模施加偏压，指示掩模制造工艺做出调整，来增加晶体管的有效沟道长度。Power-Trim把这项任务作为制造期间的一个加工后的步骤，优点是不影响设计日程表。

一旦设计方案实现了它的性能目标，Power-Trim就用Tela公司从Blaze DFM公司收购来的软件分析设计方案，并给沟道长度可以增加的晶体管加标签。典型情况下，这些器件位于设计方案的非关键路径中。该工具以预定义的增量来增加沟道长度，它有一个预先分配了特征的标准单元库。该工具用改造后的门来执行时序分析，以便确保没有影响芯片性能。该方法能额外节省20%至30%的泄漏功率。由于该方法只改造标准单元库中的晶体管，因此它只在数字逻辑占主导地位，并且泄漏功率是总功率重要部分的设计方案中有意义。

有时被工程师们忽视的功率管理的另一方面是功率完整性。功率完整性同时影响芯片的核心和I/O功率。你必须在核心中小心配电，特别是在多电源设计方案中，并且外部供电是通过焊线封装来完成时。 在典型的双稳态多谐振荡器设计方案中，可供使用的大量凸块（尤其是在芯片的核心区）促成了向核心配电，并且IR（电流/电阻）降最小，对信号完整性的影响也最小。但对于焊线封装，你必须执行仔细的分析，来确保你分配了足够的电力和接地I/O缓冲区，以便适应核心功率要求。

IR降和电迁移（EM）是核心区中需要关注的其它主要领域。你必须确保核心区中的最坏情形电源电压不下降到标称值的10%以下，这意味着封装和晶粒的电源总变化不应超过10%。外部电源本身一般有5%的公差，这意味着你一般需要晶 粒的IR降不高于5%。否则，你必须使用公差更小的外部电源，这会明显增加它的稳压器成本。该要求通常决定了晶粒上的电力和接地I/O缓冲区数量，以及顶部金属层（你将在这些层上设计电源网）的厚度和宽度选择。

电迁移通常是指在电场的作用下导电离子运动造成元件或电路失效的现象。分别为发生在相邻导体表面的如常见的银离子迁移和发生在金属导体内部的金属化电子迁移。ir降就是由于i（电流）和r（电阻）所引起的偏差，从微观出发，在测试电压或电流时，会对一些仪器造成测试障碍，导致读数偏差。

最后，你将需要在核心中插入解耦电容，来平滑核心电流的大峰值。另外，当芯片包含多个电源时，一个主要设计考虑就是确保有足够的解耦电容或相位管理，以便在工作电流的任何突然涌动期间保证接通操作的完整性。