CMOS RF模型设计指南

成的等效电路的频率函数的准确性。幸运的是，对多数应用而言，这样的准确性已经足够，而商用CMOS设计所获得的大量应用就是很好的证明。但是现在让我们仔细检查一下RF设计人员将会发现哪些不足。

如果你对一款由扫频源驱动的BSIM3器件进行仿真，并观察输入到栅极的AC电流相对于电压的相位角，你会发现它保持在90°。在高频时，器件输入未能呈现明显阻抗，但是由于多晶硅栅的串联电阻影响，这种情况在实际中确实存在。

这种现象是如何变成一个设计难题的呢？RF器件的最小噪声系数通常发生在电源阻抗逼近总串联噪声源(例如与1/Gm相关的有效阻抗加上栅有效串联阻抗)与并联等效输入阻抗的几何平均数时，此时器件的信/噪比为最优。但是BSIM3并没有将栅阻抗作为一个噪声源，也就是说没有将其串入输入电容，所以栅阻抗在给定频率下并没有成为一个并联输入阻抗。

这样，就不太可能确定适宜的RF噪声匹配，也无法利用BSIM3模型准确仿真RF噪声性能。在输入阻抗建模时未能加入并联电阻分量，对类似SERDES这样的高速数字应用将产生影响：未能建模的部分，削弱了连同频率在内的并联电阻输入分量，从而导致GHz范围内的频率域和延时行为都发生明显错误。

多年以来，这种现象一直存在，而原因就在于主要的CMOS代工厂的建模部门不但对该问题缺乏了解，而且没有在较高频率下对其工艺进行评估的设备。最终，这种在仿真和实际中RF应用所表现出来的性能差异不能再被忽略，而设计人员也正在试图改善上述结果。但是既然BSIM3模型对大批CMOS设计人员而言仍然十分有效，那么最初就改善性能所作的尝试可能会在BSIM模型之外另起炉灶，而不是对BSIM进行重大改动。

"BSIM3+支电路"模型

对RF应用而言，BSIM3模型的根本问题并不是其本身有什么错误，而是它忽略了对高频操作产生影响的某些物理因素。我们可以通过下面的情况来说明这个问题：某些代工厂已经将用于数字版工艺完全一模一样的BSIM3模型用于RF支电路中。但是有关BSIM3模型是如何提取，从而导致在具有相同器件级电阻系数的外延层与非一致衬底中实施了不同填充的情况我们不得而知。

但是在较高频率下，衬底二极管的漏级和源极的可感知阻抗回流，以及背栅(back-gate)回流，可能都不会无关紧要。通常情况下，用于不同RF器件的物理布局是不同的，常常采用重量级栅凸(gate-head)连接(甚至可能是双凸栅)来最小化栅电阻，但是这种作法由于改变了尺寸从而也改变了交叉和寄生电容。

所以，通过将BSIM3模型纳入一个支电路中很容易就可以获得某些改进(图2)，上述支电路中增加了无源电阻和电容；另外，有的时候还会用替换BSIM3中二极管源漏级建模的方式来反映衬底变化。

图2：简单改善BSIM3模型，提高其准确性

每器件单位宽度(device width per finger)一般固定为1或更小值，在该条件下，在公共操作点就可以提取支电路参数值。

但是为了优化RF建模，上述方法只是漫长道路中的一个步骤，因为现在还有一些很重要的问题尚待解决：

1：模拟速度下降。随着支电路的引入增加了元件数量，其对速度的影响超过了对紧凑模型复杂度的影响。

2：支电路通常使用固定的无源器件来取代实际由电压决定的一些效应，这样做会使失真和电源效率预测结果比预期要差；另外，模型在操作节点处的精度较特殊操作节点(进行提取工作)有所下降。

3：对支电路元件值高度依赖经验进行提取的作法，抑止了P核在物理布局中的使用以及在设计中简单改变器件尺寸的行为，因为由尺度决定的支电路元件值存在于紧凑模型之外，而且其对物理的高度依赖性能够充分预测提取点间的行为。尺度界定通常受限于仅能选择固定宽度的单位值。

因此，如我们在一个将源接地的CMOS器件中采取双端口S参数数据，然后在同一个测试电路将其作为一个BSIM3模型利用模拟器进行观察，将不会产生良好的数据匹配。如果将该器件放在支电路中，这个数据会找到匹配，但是仅限于局部范围，因为许多元件值会根据不同的操作点发生变化。但是近几年来，这个方法仍称得上是最好的可行方法，借助该方法成功完成了多项设计。

BSIM4是一种替代方案吗？

幸运的是，行业主流一如既往继续前进。器件沟道越来越短与许多设计中不断增加的频率相结合，使得BSIM3的缺陷益发明显，从而也令BSIM4浮出水面。作为RF设计师你需要明白，BSIM4模型可能取得更好的效果，但这也并非放之四海而皆准。

这是因为，传统的模型参数填充方法不包含高频相关性，而且许多改善高频精度的参数或者被置之度外，或者被避而不用，从而使得默认的高频行为在整个BSIM3中没有任何改进。与BSI