SoC电源管理中调节器面临的命运

降低开关噪声，使得模块能够均衡线性调节器的噪声指标。

电网验证

无论选择分立调节器还是小型化模块、线性或者开关调节器 ， 系统设计团队都面临对选择进行验证的问题 ， 包括 ， 调节器、外部组件的选择 ， 以及布板是否能够满足SoC 的供电要求等。问题已经发展到包括更多的动态行为，还包括抗噪问题，这类验证不再偏重于根据数据资料进行计算，而是进行仿真。 Lotfi说，经验丰富的设计团队会针对整个电网进行行为仿真。这不但要有运行仿真的技巧，而且还要使用电路板上实际组件的精确模型 -- 小规模设计团队可能得不到这些数据。更简单的替代方案是，使用来自SoC供应商的详细参考设计。

但即使有最好的信息和工具， 也无法在SoC外部来解决某些供电问题。有时候，芯片设计人员不得不负责他们所开发的电路的供电问题。

片内调节

管芯电压调节的历史很长了 ， 可以回溯到使用电荷泵为低成本微控制器的嵌入式EEPROM提供可编程电压。在很多情况下，其动机是降低材料成本或者便于使用：例如，微控制器应用，完全可以承受电路板上再采用一个电压调节器的成本。

便于使用一直是一个重要的动机 ， 即使是非常复杂的芯片。 Altera IC设计经理Weichi Ding指出，先进的FPGA会使用管芯调节功能为配置RAM或者反向偏压电路提供电压。这类应用还不足以满足技术要求，这是因为外部电源的数量会比现在大幅度增加。

相似的， Altera Stratix V FPGA的很多电路也需要单独的调节器 ， 因为 ， 它们对噪声敏感 ， 不能与其他电路共享调节器。这方面的例子包括PLL和物理介质附加电路(PMA) ，后者是直接连接至多GigaHertz串行I/O引脚的I/O模块。所有这些电路在Stratix V FPGA芯片上都有管芯调节器，从而减少了专门用于外部电压轨的引脚数量。

动态电压频率调整(DVFS)也能够满足片内调节的需求 ， 只要您调整的足够大。在早期DVFS实现中，软件会预测模块在后面的几十毫秒中对性能的要求，命令硬件暂停操作，根据预测的新负载来调节电压和频率。例如，进入待机模式的手持式设备会完全关断其图形引擎，使CPU回到极慢的时钟，降低工作电压。这一过程虽然非常繁琐，但采用外部调节器进行设置来产生多路输出电压很容易完成它。但是由于很大的延时以及能耗，系统只适用于长期和可预测的变化。

在6月的设计自动化大会上，Intel首席工程师Tanay Karnik描述了当您暂时让DVFS粒度更精细时会发生什么。在管芯的每个处理单元上采用了粒度非常精细的DVFS后， Intel观察到处理器的功耗增大到100W ，远远高于服务器CPU 。 Intel设计人员放弃了由于操作系统原因而采用的毫秒级频率，开发的电路检查输入缓冲，根据后面几行代码来随时选择电压和频率。这意味着，有可能在十几个纳秒内改变频率和电压，而不是在毫秒量级。更快的DVFS意味着，芯片能够更好的满足每一模块的处理能耗需求。但这也对调节器的要求提高了，仅有外部调节器不能满足需求。

Karnik说 ， 为达到这一水平的动态响应， Haswell等Intel芯片使用了可编程管芯线性调节器(图3) 。在处理器固有的数字CMOS中实现这些模块，把2.4 V基本电压降低到可选的输出范围内，在0.6-1.8 V之间，步长是12.5 mV。调节器能够以100 MHz的频率改变电压，摆率达到了令人吃惊的100 A/ns，可跟踪电源和时钟选通数字模块产生的极大的负载变化。毫无疑问，如果调节器控制环只有一两厘米的电路板走线和引线框，是不可能实现这类性能的。

图3. 对Intel Haswell芯片电源分配网络的高层描述，显示了内部电压调节器提供了不同的模块。

Karnik提醒说，采用这类设计并不是出于谨慎的目的。Intel选择的实现方法采用了管芯电感，因此， Intel必须在其后端线路处理流程中引入磁体材料。对于设计团队，对调节器网络建模的难度非常大，这会有很多个区域，数百万个仿真单元。必须在全部电压范围内对设计进行验证--在制造时进行测试，还要在全部负载范围内维持效率不变。

Karnik说 ：" 内部调节器占用了很大的管芯面积 ， 需要进行规划和调试。但必须这样做。"这不但能够对电压进行瞬时调节，响应快速变化的负载，而且避免了采用7个外部芯片。

如果Intel能够继续指明其他供应商先进SoC的发展方向， 那么，我们将看到对负载点调节的需求越来越大，看到调节器本身逐步转到SoC中，在某些情况下，自己还会有电感。当然，设计总会遇到挑战，SoC供电技术会不断发展。