FPGA工程师应如何挑选ADC和DAC

转换器拥有足够高的带宽，则可将信号从一个奈奎斯特频带混叠至另一个频带。

通信选择

正如所有的外部器件一样，ADC与DAC也配套提供了数个并行或串行接口选项。通常情况下，较高速器件用并行接口，较低速器件用串行接口。但是，可以根据您的应用选择采用特殊的接口方式。例如，采用串行接口比采用并行接口可以更轻松地检测出固定比特(stuck-atbit)。实际上，高速接口可提供多条输出总线（I和Q）或采用双数据速率（DDR）输出模式；有些器件甚至可能同时提供这两个选项。提供多条总线或采用DDR输出模式使用户能够保持数据速率，同时降低接口所需的运行频率。例如，如果接口的采样频率为600MHz，则其输出频率为300MHz（为采样频率的一半）。

如果时钟频率为75MHz(1/4采样频率)并且有两条可通过DDR对器件进行采样的数据总线，则可非常轻松地执行恢复操作。这类ADC对输入时序要求较为宽松。众多高速转换器均可利用其I/O中的LVDS信号，因为较低的电压摆幅和低电流可降低由其它信号标准所引发的耦合性，如LVCMOS等。这种耦合问题会影响转换器的混合信号性能。

DAC滤波

大多数DAC一直将模拟输出保持到下一个采样周期，这将对输出频率域产生良好的效果。用户将注意到这两个图像均存在于整个输出频谱中，由于在0.5FS时正弦效应将接近4dB(3.92dB)，所有奈奎斯特区域中的输出信号都出现衰减（如图1所示）。这两大问题均可利用滤波器来解决。

用户可以像实现FIR滤波器一样轻松实现正弦校正滤波器。开发该滤波器最简单的方法就是利用下列方程式来绘制正弦衰减特性。

先创建校正因子，该因子是所计算出衰减系数的倒数，然后再执行逆傅里叶变换，以获取所需要设计滤波器的系数。通常情况下，用户需要采用几个抽头才能实现该滤波器。表2给出了滤波器的前11个系数，同时图2还给出了针对衰减的补偿。

在系统测试

众多这类系统都将利用转换器实现终端应用的具体性能特征，如CDMA或GSM等。为实现该项性能而进行的测试需要在测试系统（任意波形生成器、逻辑分析仪、模式生成器、频谱分析仪等）方面进行大量的投入。但是，FPGA高度的可重编程灵活性使用户能将特定的测试程序插入至器件中，这样既可以捕获并分析ADC的输出也可以提供DAC激励，从而减少对更多额外测试设备的需要。

转换101

由于FPGA通常需要与ADC和DAC接口相连，因而对于任何FPGA工程师来说，基本了解这些器件参数的重要性非常关键。如果用户计划在设计验证与调试过程中利用FPGA的可重编程灵活性来测试转换器的性能，这一点尤其有用。