模数转换器(ADC)不同类型数字输出深解

使用LVDS和CML等差分信号

考虑任何采用差分信号的更高速接口技术时，可以应用类似的原则。事实上，数据转换速度越高，则越需要注意这些事项。对于Gbps范围内的数据速率，工艺和电路板几何尺寸变得更小，由于传输距离短得多，串扰等不良效应可能会成为问题。随着转换器采样速率和分辨率不断攀升，对更高速接口的需求是一个自然而然的结果。为此，业界首先引入了LVDS技术，尔后又推出了物理接口使用CML的JESD204接口规范。

使用差分信号时，第一件事是要确保系统正确端接。虽然接收器（FPGA或ASIC）可能有内部终端，但有时候这并不足以适当地端接系统，不采取其它措施的话，接收端数据捕捉可能会受影响。图3和图4显示了典型的LVDS和CML驱动器以及接收器所需的端接。可以使用一个差分端接电阻（RTDIFF），或者使用两个单端端接电阻（RTSE）。最终的端接电阻应约等于100Ω。使用两个50Ω单端端接电阻可以进一步抑制共模噪声，适合需要保证这一特性的应用。

除了要求正确端接以外，还必须注意传输线路的物理布局。关于差分走线的设计，有几个常见的误解。有人说共面差分传输线路（图5a）优于宽边差分传输线路（图5b）。然而，在噪声耦合抑制方面，这两类差分传输线路均无优势可言。对于相同距离的有源传输线路，两种情况下的噪声大致相当。共面差分传输线路的优势在于设计简便且易于制造。宽边差分传输线路则更难以进行PCB布线，而且精密对准两层以保证重叠是一件很困难的事，对于电路板制造商来说比较麻烦。

图5a. 宽边传输线路。图5b. 共面传输线路

另一个常见的误解是差分传输线路必须紧密耦合才能实现最佳性能。实际上，当差分传输线路紧密耦合时，各走线的阻抗会高于所需的最佳值50Ω。此外，由于几何尺寸更小，集肤效应损耗和串扰会增加。在制造过程中，传输线路的阻抗也会变得更加难以控制。例如，假设紧密耦合的差分传输线路具有100Ω差分阻抗和5.0密尔的走线宽度，则在容差为+/- 1.0密尔的制造工艺中，阻抗偏差为+/- 10%.这一影响还要加倍，因为差分对有两条传输线路，偏差量将相当可观。不仅各传输线路的阻抗会有偏差，而且当线路分开以进入封装或连接器时，还会出现阻抗不连续现象图6显示了当差分传输线路必须分开以进入封装或连接器时，两种情况下的阻抗不连续的相对幅度差异。

紧密与松散耦合的传输线路--阻抗不连续

何种接口"最佳"？

首先需要考虑的是数据的传输速度和传输距离。一般而言，当ADC的速度和分辨率提高时，制造商会按CMOS、LVDS、CML的顺序升级，从而尽可能精确、高效地将数据从ADC传输到接收器（通常是FPGA或ASIC）。采样速率低于150-200 MSPS且分辨率低于14位的ADC一般可以使用CMOS输出。但是，当一个封装内的ADC数量增加时，CMOS输出的数量也会增加，最终会需要一个采用更少输出数的更高效接口。例如，对于一个四通道14位ADC，光数据位就需要60个输出引脚。如果采用DDR（双倍数据速率）LVDS输出接口，同样的四通道ADC只需要32个输出引脚；JESD204 CML输出则只需要6个输出引脚。不仅引脚数量，数据速率和功耗要求也会成为问题。当CMOS接口的数据传输速率提高时，功耗随之增加，功耗限制最终会使数据速率达到一定的上限后就不能再提高。与此同时，噪声也会成为问题。与LVDS和CML所用的差分信号相比，CMOS等所用的单端信号更易受噪声和接地反弹影响。同样，随着速度和分辨率进一步提高，LVDS也会变得不堪使用。这时，使用CML驱动器更合乎道理，因为它能支持高得多的数据速率。由于能够支持更高的数据速率，所以数据可以实现串行化，从而减少所需的输出驱动器数量。

结束语

目前ADC采用的三类主要数字输出各有优劣。考虑采用CMOS、LVDS或CML输出驱动器的ADC时，必须注意这些优缺点。设计系统时，每类驱动器都有必须特别重视的品质和要求，以便确保接收器件（FPGA或ASIC等）能够正确捕捉到ADC数据。必须了解需要驱动的负载，使用适当的端接，针对ADC所用的不同类型数字输出采用适当的布局布线技术。随着ADC速度和分辨率的提高，相应的输出数据速率也会提高，通常会予以串行化以获得更高的吞吐速率。这种情况下，适当设计系统并采用最佳布局布线技术变得更加重要。