基于MSI的N进制计数器设计方法研究

24进制计数器的电路图如图2所示。

图2用74LS162并行置零法设计24进制计数器

　　3.1.2采用串行法来设计48进制计数器

　　用74LS160串行置零法设计48进制计数器的电路图如图3所示。

图3用74LS160串行置零法设计48进制计数器

　　此电路的工作原理：先假设两芯片的置零输入端为1，则个位芯片由于计数控制端ENP=ENT=1，故该芯片始终处于计数状态；而十位芯片的ENP=ENT=1，但十位芯片的计数脉冲CLK是通过个位芯片的进位控制端RCO取反来控制的。当个位芯片的计数状态Q3Q2Q1Q0为1001时，RCO为1.当下一个计数脉冲到来时RCO又为0.又由74LS160计数器的时钟脉冲CLK是上升沿有效，与此同时，个位的RCO由1到0相当于一个下降沿，通过非门74LS04控制就得到一个上升沿，同时十位芯片才能计数。如果没有反馈置零（即MR恒接高电平）则电路是一个100进制计数器。现电路中加上了反馈。当计数状

态（01001000）8421BCD码=（48）10时，与非门输出为零。由于74LS160属于异步置零，且复位控制端低电平有效，所以计数器立即置零。如果采用同步置零74LS162计数器来设计48进制计数器，那么反馈代码必须是（47）10相应的8421BCD码为01000111.由此可见反馈信号应取自十位芯片的Q2及个位芯片的Q2，Q1及Q0，相应的与非门应改成四输入端与非门。74LS162串行置零法设计48进制计数器的电路图如图4所示。

图4用74LS162串行置零法设计48进制计数器

　　另外，采用串行法设计时，十位芯片的计数脉冲CLK还可以通过个位芯片的最高位Q3端通过非门取反来控制，其他线路保持不变。只要对图3或图4稍加修改即可。

　　3.2采用反馈置数法来设计任意进制计数器

　　此方法适用于某些具有预置数的计数器，它是采用预置数控制端LOAD来实现。对于74LS160属于同步式预置数的计数器来说，当LOAD出现有效电平低电平后待下一个时钟脉冲信号到来后计数器输出端的状态Q3Q2Q1Q0=D3D2D1D0.使其跳过某些状态来设计任意进制计数器。下面就以74LS160为例，用并行置数法设计23进制计数器，其中预置数端D3D2D1D0可以置零，也可以置十以内的任意四位二进制数。那么此电路在其置数时十位和个位的D3D2D1D0置入（01100110）8421BCD码=（66）10，而反馈代码十位和个位为（10001000）8421BCD码=（88）10，相当于十进制数的88.由此分析可得到计数器的模为（88-66）+1=23，故计数器为23进制计数器，其设计电路图如图5所示。由此可以得到置数法的设计要点为：反馈代码转换成的十进制数-预置数端的代码转换成的十进制数+1=所设计的计数器的模。同样我们也可以仿照前面的设计用串行置数法设计任意进制计数器。

图5用74LS160并行置数法设计23进制计数器

　　4设计步骤

　　由于反馈置数法不太常用，且难于理解？？下面我们就以反馈置零法为例，通过以上分析和经验总结，可以得出任意N进制计数器的设计方法及步骤。

　　根据计数模N来确定所需要计数器芯片的个数n.n=INT（logm（N-1））+1，INT表示取整。m：当芯片为十进制计数器时m取10，当芯片为四位二进制计数器时m取16.

　　（2）当n个计数器芯片连接成模为m的计数器

　　（3）选用并行法或串行法将n个计数器连接起来。

　　（4）确定反馈置零代码。如果计数器芯片采用异步置零反馈代码为（N）10，若是采用同步置零，则反馈代码为（N？？1）10.

　　（5）反馈置零代码形式的转换。如果芯片为十进制制计数器，将反馈代码转换成8421BCD码的形式。若是四位二进制计数器，则将反馈代码转换成二进制数。

　　（6）将转换结果与计数器的状态输出端进行比较，让与1对应的引脚作用到与非门（反馈置零端低电平有效）或者与门（反馈置零端高电平有效）的输入端，然后将与非门或者与门的输出，连接到计数器芯片的反馈置零端即可。