一种高速低功耗LVDS接收器电路的设计

由于发送器和接收器系统间通常距离较远，互连线电阻会引入共模电平变化；而且LVDS为全差分传输，噪声通常以共模噪声的形式耦合到传输线上，为提高噪声容限，IEEE Std．1596．3-1996(LVDS)标准对接收器输入共模电平的变化允许1 V。同时，为了消除输入信号的不确定性，接收器的输入要求有约25 mV的迟滞。因此接收器电路一般包括一个宽共模范围的前置放大器和迟滞比较器。根据模拟集成电路设计规则，接收器需要在各种PVT条件下满足LVDS标准对接收电压阈值VTH,IN输入差分迟滞电压VHyst和输入共模电平VCM,IN的规定如下
|VTH,IN|≤100mV
VHyst≥25mV
0≤VCM,IN≤2.4V

2 接收器电路设计
新型低功耗接收器电路原理如图2所示。该接收器电路有Rail-rail前置放大器、迟滞比较器、差分转单端比较器和逻辑控制及驱动电路组成。其中Rail-rail前置放大器的原理如图3所示，该前置放大器由Rail-rail输入差分对构成的折叠式运算放大器组成；Rail-rail输入差分对保证了宽共模范围的输入，折叠式共源共栅输出阶电路保证了增益需求的同时具有较宽的输入信号带宽，满足高速信号传输的要求；输入差分对的微电流源以及负载电流源偏置由输出共模电压提供，既降低了功耗又简化了偏置电路。迟滞比较器的原理如图4所示，该迟滞比较器由伪差分输入对和二极管负载以及负阻二极管构成。差分输入迟滞电压由二极管负载管M18和负阻二极管M20的尺寸决定。

差分转单端比较器原理如图5所示，该比较器由伪差分输入对和电流镜像负载构成，同时增加了反相器驱动。逻辑控制和输出驱动电路原理如图6所示，当输出控制逻辑EN为高电平时，输出驱动管均关断，输出节点为高阻输出模式；当输出控制逻辑EN为低电平时，输出信号随输入信号的改变而变化。

3 接收器电路版图设计及仿真
接收器电路采用65 nm CMOS 1P9M Logic工艺进行版图设计，如图7所示，版图大小190μm×60μm，从右到左依次为去耦合电容、ESD二极管、接收器电路等。接收器电路版图主要考虑输入差分对管的匹配、差分信号线的对称走线以及屏蔽等。

接收器电路的仿真结果如图8所示，图中给出了输入共模电平分别为0 V、1．2 V、2．4 V；差分脉冲电压差80 mV；脉冲信号频率1GHz。可见，接收器电路在输入共模范围0～2．4 V内均可稳定工作在2 Gbit·s-1。接收器电路的具体技术指标概要如表1所示。

4 结束语
提出了一种符合IEEE Std 1596．3-1996标准的新型低功耗LVDS接收器电路。通过采用Rail-rail前置放大器实现了LVDS接收器电路的共模电平0～2．4 V的要求，通过自偏置折叠放大器、伪差分对等技术有效降低了电路功耗，在2．5 V电源电压，数据传输速率为2Gbit·s-1下平均功耗仅为3 mW。该LVDS接收器电路可广泛应用于高速低功耗的芯片间数据传输系统。