多内核处理器架构改善嵌入式系统性能

　　处理器的设计正在从提高频率向降低功耗的方向转变，为满足更高性能的要求并使功耗不超过许多应用所能承受的范围，微处理器的一个明显变化是从频率越来越高向多内核架构转变。本文分析这种转变对嵌入式系统设计的性能带来哪些改善。

　　双内核微处理器是当前计算设计关注的焦点，为满足更高性能要求并使功耗不超过许多应用所能承受的范围，微处理器正在从频率越来越高的发展趋势向多内核架构转变。

　　其它的一些重要进展也专注于提供更高的单位功耗上完成的指令数量的指标上，例如片上存储器控制器、更先进的动态功率管理(DFM)以及单指令多数据(SIMD)引擎。

　　在过去几年，改善工艺和晶体管技术是提高处理器性能的主要方法，而更高频率则是获得更高性能的驱动力。然而，最近关注焦点从频率转移到功耗上。

　　是什么促使关注焦点发生变化?一直以来，设计工程师主要考虑的功率问题是由门电路充放电引起的AC分量。半导体技术向90nm和更小工艺尺寸的转移，引入了重要的DC功率分量(又称漏功率或者静态功率)。实际上，相同电压下90nm设计的典型漏电流大约为130nm设计的2到3倍，漏电流引起的功耗可能占到某些90nm器件总功耗的一半以上。

　　更低功率的产品采用低功率工艺制造，例如绝缘硅(SOI)技术。SOI能减少寄生电容，使开关频率提高25%或者使功耗降低20%。将功率更低、介电常数k值更高的介质材料用作栅极绝缘体(gate insulator)的相关工作也在进行中，这将获得比目前使用的二氧化硅层更易于制造且更厚的层。

　　更高频率的器件需要更高的电源电压，因而其功耗也呈指数增长。更高频率的处理器还会增加中断等待时间，这对实时应用来说非常关键，并需要给内核提供更深的管线。当处理器执行一条未曾预设的指令时，管线将会拥塞造成执行停止，这会对性能造成严重影响。

　　还有其它因素迫使芯片设计工程师通过新方法提高性能。更高的频率需要额外的时钟开销，处理器需要在时钟边沿附近建立一定的安全裕量以确保正确运行。因为安全裕量近似保持不变，所以随着频率的增加，在一个时钟周期内可用的时间实际上会更少。因此，增加频率并没有使性能得到相应提高。

　　这样以来，系统设计工程师转向多内核处理器架构而不是更高频率的器件来实现系统性能的提高，并使功耗的增加最小。双内核微处理器最初设计用于服务器等计算密集型应用，现在则用于广泛的嵌入式应用中。

　　存储器控制器和桥接芯片也与多个内核一起集成在单个硅片上。存储器子系统一直以来就是高性能处理系统的一个瓶颈，存储器技术的最新发展，包括引入第2代双倍数据速率(DDR2)接口，已使性能有了显著提高。相比单倍数据速率(SDR)技术133MHz的传输速率，DDR2的传输速率高达667MHz。但是，因为处理器时钟速率增加得更快，所以人们已开始更多地关注存储器的响应时间。

　　直到最近，包括存储器控制器在内的许多系统逻辑都以北桥和南桥芯片的形式存在于处理器外部。将存储器控制器和桥接芯片集成到同一个硅片内作为微处理器内核，可减少带宽和响应时间的瓶颈。例如，片上存储器控制器将使处理器到存储器的等待时间减少2/3到3/4。

　　某些时候更重要的是，这样的集成可节省电路板空间。更高的集成对在像高级夹层卡(Advanced Mezzanine Cards, AMC)这样小的尺寸内提供更强处理能力来说尤其重要。更好的存储器控制可节省功率。当没有数据要处理以及不需要进行刷新时，更智能的存储器控制器可以使时钟使能信号无效，这样避免产生不必要存储器时钟，一般可以降低高达20%的存储器功耗。

　　另外一个可用来减少存储器芯片及其终结电阻功耗的系统设计技术是，当它们以集束形式(clustered arrangement)连接在一起时，利用处理器进行远端引导和控制。高速互连/网络方案，比如RapidIO技术，能通过处理器节点到架构的连接，完全控制处理器节点。这样可消除用于引导程序的闪存，以及用来驱动复位和中断的各种可编程逻辑器件，从而节省功率和电路板面积。

　　像以太网控制器这样的传统装置现在似乎具有这样的基本功能，即在没有额外闪存的情况下启动基于FTP的引导程序。在数字用户线接入复用器(DSLAM)应用中，消除每个线卡上的闪存对32线的DSLAM来说可节省大约3W的功率。

　　处理器的数据输入和输出是提高系统性能的另外一个关注焦点。先进通信计算架构(AdvancedTCA)等新规范也推动着片上高带宽管线的发展，支持通过背板上几个高性能互连的能力是AdvancedTCA的关键优势。到目前为止，每个这样的互连都需要外部芯片。

现在设计用于AdvancedTCA的处理器具有片上高带宽管线，无需外部器件就可实现