多内核处理器架构改善嵌入式系统性能

从背板到处理器的千兆位以太网、串行RapidIO和PCI-Express的直接连接，这在功率、电路板面积、开发时间和系统成本方面提供了最佳解决方案。

　　在芯片上集成这样的接口还允许优化内核和接口之间的处理。例如在千兆以太网模块中，接口硬件可以以线速执行一些早期的分析和分类，将不同类型的帧送到不同的缓冲池，并将头帧传输到2级缓存以便更快地被微处理器内核处理。这种方法通过在接口和内核之间建立一个处理管线，大大减轻了内核的负担。

　　嵌入式设计工程师可利用各种节省处理器功率的机会。例如，动态频率切换(DFS)允许软件在一个时钟周期内显著地改变处理器运行时的内核频率，它无需插入空周期或者对器件进行复位，且处理器仍保持完整功能。这样一般可节省45%的功率。

　　嵌入式应用推动了另外一些减少发热特性的产生。一些新型处理器具有集成的DPM功能，当执行单元没有使用的时候，该功能可以自动停止向它们提供功率。另外一个实例是指令缓存节流，这种技术通过降低最高的指令执行速率，使DPM的影响最大化。

　　低功率模式经常被忽视而没有得到利用。有了现在的高性能嵌入式处理器，"开"或"关"不再是一个问题。新的处理器可有多个状态，如运行、打盹、小睡、睡眠以及深度睡眠模式等，每种状态下对处理器时钟、PLL以及是否响应监听和中断都有相关设置。例如，在睡眠模式下，通常PLL处于开通状态，而内部时钟则完全关闭。尽管中断能使处理器转换到完全开通的状态，但处理器经常对监听不响应。这些模式可使处理器处于对外部时间反应的不同灵敏度和功耗级别，通过正确应用这些模式可实现主要的功率节省。充分利用这些可用特性的经过优化的软件设计，将会实现额外的功率节省。

　　嵌入式微处理器基准协会(EEMBC)自1997年建立以来，已成功地重新定义了嵌入式处理器的基准，EEMBC认为功率是嵌入式系统设计的首要关注点，并正在考虑定义评价能耗的基准。

　　直到现在，设计工程师还不得不依赖处理器提供商，以及他们自己在各种状态下测试"典型功率"的技术，一种可靠、一致、可理解的功耗基准将对设计工程师非常有好处。EEMBC期望在运行现有的基准套件同时测量能耗，然后将结果以焦耳值的形式给出，或者用一个累计的"PowerMark"分数来概括。

　　SIMD引擎能实现高度并行的运算，允许依靠指令级执行单元在单个时钟周期里同时执行多个运算，这些指令级执行单元可并行运行现有的整数和浮点单元。EEMBC认证结果表明，其运算速度比电信基准的标量处理(scalar processing)速度高12倍。这些包括用在无线基站基带处理中的维特比解码算法和卷积编码等算法。这些结果是通过用C语言编码获得的，尽量减少了对手工代码汇编的需求。设计工程师在任何可能的情况下都避免汇编，而是通过他们自己的C编码和处理器供应商提供的汇编优化库来获得性能。重要的是，获得这些SIMD引擎性能增量仅只需增加5-10%的处理器功率。

SIMD引擎也可给软件投资带来可观回报，在对功率影响最小的情况下获得重大的性能提升。

　　低功率嵌入式系统在其它方面带来系统设计新的挑战，例如电源管理。不断缩小的处理器尺寸增加了电流并降低了电压。容量更大、速度更快的存储器其瞬变过程也更快，这需要电源具有更好的吸收和输出电流的能力。传统用于限制大电流和瞬态电流的PCB上的电阻和电容器件可能导致负载调节能力欠佳，使电路板上的电压发生波动。此外，电路板上不同电压的数量也在增加，增加了电源布线的复杂程度。

　　一种称为负载点(PoL)的新兴架构标准通过提供更高的电压精度、更少的纹波和更快的瞬态响应，可解决很多这些挑战。它还能提供更多的设计灵活性，因为来自多个供应商的产品的互操作性可得到保障。

　　系统架构师现在采用新的方法来处理嵌入式应用中的发热和功率问题。一种方法是构建能承受和发散更多热量的物理尺寸更大的系统，用于电信基础设施的AdvancedTCA规范就是这样的例子。作为一个概念验证平台，AdvancedTCA规范受到运营商、设备制造商和器件供应商的欢迎。多个供应商和产品都可使用的通用外形尺寸的问世，显著减少了原型开发时间和成本。

　　然而，AdvancedTCA在制造基础设施上应用的广泛程度仍然是个未知数，功率、体积和成本是主要考虑因素。设计工程师采纳的替代方法利用了集成的双内核微处理器中的最新技术，使它们每毫瓦的处理能力最大。与其被迫采用一种基础设施系统来处理产生的热量，设计工程师更愿意在第一阶段中避免产生热量。

对称多处理器(SMP)双处理器应用是双内核器件明显的应用目标。在这些应用中，处理器共享相同的操作