基于FPGA与ADSP TS201的总线接口设计方案

总线上，这样就像写操作一样，需要加一个标志，当条件满足，标志为高，一旦标志为高，输出数据，如图4所示。

综上所述，流水深度加深一级，FPGA就晚一个时钟周期驱动数据总线。可以看出，虽然流水深度在1~4之间可设，但是总能保证一个时钟周期传输一个数据。 function ImgZoom(Id)//重新设置图片大小 防止撑破表格 { var w = $(Id).width; var m = 650; if(w

2．3 32位数据总线，64位寄存器

前面提到，突发流水协议与普通流水协议数据传输机制是一样的，只是多了一个指示信号BRST，当写操作时，FPGA如果在前一时钟沿采到地址、WRx、BRST信号有效，在下一时钟沿就锁存数据到寄存器低位，而如果在前一时钟沿采到地址、WRL有效，而BRST信号无效，在下一时钟沿就锁存数据到寄存器高位。同样，当读操作时，FPGA如果采到地址、RD、BRST信号有效，就将寄存器低位驱动到数据总线上，而如果采到地址、RD有效，BRST而信号无效，就将寄存器高位驱动到数据总线上，具体在哪个时钟沿驱动，由流水深度决定。

3 DSP设置

ADSP　TS201与FPGA通信时，DSP是否采用流水协议，数据总线位宽，以及流水深度都可以通过系统配置寄存器SYSCON进行设置，SYSCON详细设置见文献[3]，以32位数据总线访问64位寄存器为例，一级流水，SYSCON设置为

4 结束语

文中实现了DSP通过外部总线接口访问FPGA内部寄存器，但是如果需要传输的数据量很大，或者DSP与FPGA的时钟不同步，就不能用寄存器来实现，需要借助于双口RAM或者FIFO，读者可以在本文的基础上加以改进。