基于FPGA与DSP的雷达高速数据采集系统

号作为中断源，满信号位FULL有效，触发DMA开始传输，在满信号和DMA传输之间，A／D采集时钟仍然驱动A／D转换器，会覆盖之前存储的采集数据，造成数据丢失；若采用HALF-FULL信号作信号标志位，半满时候，开始DMA传输，不用中断数据采集，由于A／D写入速度低于EMIF读出速度，也不会造成数据覆盖。

FPGA内部的异步FIFO数据总线与TMS320C6201的数据总线相连，应注意数据采集与TMS320C6201访问外设间的总线冲突。应保证没有长时间占用数据总线的外部设备，否则造成采集数据丢失。

5 结论

针对雷达的回波信号，设计基于FPGA与DSP的高速数据采集系统，介绍了雷达前端信号A／D外围转换电路，利用DCM和异步FIFO实现ADC与高速DSP间的数据缓冲，以保证采集数据的有效传输。系统采样率为30 MHz，采样精度为12位，异步存储缓冲FIFO大小为6 kbits，能较好地满足高速采集要求。FIFO与DSP采用24位数据接口，读取FIFO采用DMA数据传输，较充分利用DSP资源，提高了系统实时处理的能力。