3DES算法的FPGA高速实现

2.4 3-DES的实现

　　将上述所设计的三份DES模块在FPGA中组合，实现如图5所示的完整连接。整个时延约为单个DES模块的三倍。

结 语

　　我们在Xilinx的开发平台Foundation 4.2i下用Verilog HDL完成设计，并进行了综合和仿真；成功下载到我们实验室的试验板上的XC2S100中，用VC++ 6.0编写了测试程序；在Windows98下运行，均 能正确实现加/解密功能。在试验板上晶振为25MHz的情况下，大致评测出加密速度为520Mb/s。

　　　　　　　　　　　　　　　　　　参考文献

1 王育民， 何大可. 保密学--基础及应用. 西安：西安电子科技大学出版社，1990
2 National Institute of Standard and Technology. Data Encryption Standard ( DES ). Federal Information Processing Standards Publication 46-3 ( FIPS PUB 46-3 ), 1999
3 李广军，孟宪元. 可编程ASIC设计及应用. 成都：电子科技大学出版社，2000
4 夏宇闻. 复杂数字电路与系统的Verilog HDL设计技术. 北京：北京航空航天大学出版社，1999