利用先进的EDA工具应对低功耗设计挑战

如何降低芯片功耗目前已经成为半导体产业的热点问题。过去，对于集成器件制造商（IDM）来说，最直接的作法就是通过先进的制程工艺和材料比如低K介质来解决，低功率设计可以通过将自己设计团队的技能和经验进行结合而实现。

然而，当进入90nm后，漏电流问题日益凸现，CMOS静态功耗骤增，功率管理开始成为一个重要的考虑因素。这种情况在65nm与45nm以下将更为严重，因为工艺节点的不断缩减导致栅极氧化层厚度越来越薄，栅极泄漏呈指数增长，最终动态功耗等于亚阈值泄漏电流，也等于栅极泄漏电流。这就迫使业界必须从IC的设计端就开始采用低功耗设计技术。

为了应对这些挑战，设计工程师们开始提倡采用复杂的时钟门电路开关方案，从而减少了不必要的门电路开关操作。如今，为了满足功率方面的目标，设计人员运用了各种先进的低功率设计技巧，包括多阈值设计、多电压设计、动态频率电压缩放（DVFS）、时钟门控、可感知功耗的内存以及功率门控等等。

在设计早期进行有效的功率评估

毋庸置疑，在产品成功因素中，面市时间是重要因素之一，有时甚至决定着产品的成败。因此在设计早期解决潜在低功耗问题对于提高生产率是至关重要的。

Synopsys公司资深顾问工程师李昂表示，在设计早期（即系统架构阶段）评估系统层面低功耗的策略和代价对于后面的实现非常重要。在这阶段评估的低功耗策略主要应注意的方面包括：系统软硬件的划分、是否采用多电压（multi-voltage）、是否采用电源关断（multi-supply）、采用片上还是片外电源管理、低功耗IP的选择等。在这阶段的评估，一方面是通过对过往系统的评估经验，一方面可以通过快速原型设计，通过Eclypse系统对设计原型进行功耗估算，以评价设计的代价和功耗节省的效果。

Cadence公司高级技术主管Brad Miller也表达了相同的观点。他表示，以下五个方面将确保设计者高效而精确的达到他们的目标：1、确定设计中耗费功率的元器件；2、采用精确的开关行为数据；3、生成开关行为时考虑仿真模式；4、采用精确的线路模型；5、采用表示最坏情况功率的库。

图1：很多设计相对逻辑是"相连的"，但对功耗是"不相连"的，且不能自动完成设计

多种低功耗设计解决方案应对功耗挑战

但是，不同低功耗技术的EDA支持是支离破碎的，结果设计师不得不通过一系列特殊手段定义低功耗功能。更重要的是，设计的可预测性和验证变得极其困难。同时，由于设计上的复杂度以及以前缺乏EDA自动化手段的原因，工程设计团队面临着手工分析和运用这些技巧的难题，而且也没把握在不影响性能的条件下满足功耗预算目标。

Cadence公司相关人士就指出，目前的很多设计可以说对逻辑是"相连的"，因为所有流程都处理逻辑信息，可以自动完成；但对功耗来说是"不相连"的，因为针对每个流程，功耗问题都是独立的，并相互影响。而且最重要的是还不能自动完成功耗设计，许多地方需要手动来完成。

因此，有效的低功率设计要求设计团队、IP供应商以及工具和解决方案提供商之间展开协作。只有通过实施连贯一致的方法，并将这些方法运用在供应链赖以存在的整个工具领域，电子行业才能真正解决低功率设计所面临的不断增长的挑战。

图2：Synopsys Eclypse低功率解决方案

Synopsys Eclypse低功率解决方案

Eclypse解决方案支持标准的统一功耗格式（UPF）语言，并兼容低功率设计方法指南（LPMM）。采用了诸如MTCMOS功耗门控、多电压、以及动态电压和频率缩放（DVFS）等多种低功耗设计技术，使工程师的芯片设计和验证发生较大转变。设计者可以利用增强的时钟门控和低功耗时钟树综合，在为低功耗而优化时钟结构的同时，兼顾时钟抖动和时序等目标；多阈值漏电流优化利用选项限制了Vt的比例，提供独立于设计处理的最佳漏电流功耗优化；电源开关插入和优化的增强型自动化功能，使电压降和面积限制能够用于功耗规划和假设分析。

Cadence低功耗设计方法学锦囊

Cadence公司的低功耗设计方法学锦囊（Cadence Low-Power Methodology Kit）提供了一个覆盖逻辑设计、功能验证和物理实现的端到端方法学，它使用Si2的通用功耗格式（CPF），在整个流程中提供单一的低功耗意图规范。该锦囊包括了一个通用无线应用设计，实现时采用了多供电电压和电源关断技术等方法，并且包含了在整个端到端流程中承载设计意图的相关指令脚本和技术文件。

这个锦囊是易于组合使用的，包括6个不同的流程：低功耗功能仿真、逻辑综合、可测试性设计（DFT）和自动测试矢量生成（ATPG）、物理设计、形式实现、验证和功耗网格签收。用户可以将该锦囊