25G高速无源通道的设计

OIF CEI-11G LR和10G Base KR规范已发布了好几年。随着100Gbps标准的不断演进，出于互连密度和功耗的考虑，单通道的速率也逐渐从10Gbps演变为更高的速率。比如OIF CEI-25G LR就试图将单通道的速率从11Gbps提高到25Gbps，与此同时，将功耗限制在前一版本的1.5倍以内。虽然CEI-25G LR并未被正式发布，但一些最基本的通道参数却已在草案中被基本确定下来。在SerDes厂商和无源通道厂商的不懈推动下，10Gbps+的速率被不断地刷新。一些半导体厂商先后推出了15Gbps、20Gbps的SerDes，Avago公司更是在今年的DesignCon上展示了符合CEI-25 LR草案的背板驱动器和高达30Gbps的SerDes。

　　虽然25Gbps背板规范并未被发布，相关的SerDes也还未量产，但光通信厂商早就开始了40Gbps DQPSK的应用，将PCB上单一通道的速率推进到20Gbps。背板方面，虽然国内厂商只能拿到15Gbps的SerDes，但毫无疑问，不用多久，20Gbps以上的SerDes也会被开放。因此，本文将试图对25Gbps无源通道设计时遇到的挑战(尤其是在信号完整性方面)进行分析和探讨。

　　一个完整的25Gbps链路的构成通常如图1所示。

　　图1：25Gbps完整链路示意，TP1~TP4为测试点。

　　25Gbps链路也是一个典型的点对点拓扑，发射端和接收端均做了信号处理，即我们通常所说的均衡。一般发射端被称为加重，接收端被称为均衡。其中发射端的加重又分为预加重和去加重;接收端的均衡又分为模拟均衡和数字均衡，分别为CTLE和DFE。发射端和接收端的均衡通常被用来补偿数据在有损链路中传输时的损耗，以便在接收端获得张开的眼图以及符合规范的BER。25G无源通道主要被用于芯片间(chip-chip)，芯片与模块间(chip- module)或者背板的应用中。在信号完整性方面遇到的挑战主要包括传输损耗、反射和串扰。

　　对抗传输损耗

　　无源通道就像一个低通滤波器，总是会降低传输信号的幅度。信号在通过连接器、PCB走线、过孔、IC引脚和线缆等无源链路中的每一部分时，总会造成幅度上的损失和抖动的累积。当信号到达接收端时，眼图通常已经闭合(图2、图3)。作为链路的设计者，通常需要设法降低传输过程中的损耗，这也被称为插损。以背板为例，25Gbps无源通道的损耗主要由高速连接器、过孔和走线造成。

　　 图2：CEI-25 LR链路示意图。

　　图3：兴森快捷高速实验室25Gbps眼图实测：分别对应于发射端、一半通道长度以及接收端测得的眼图。

　　一旦选定了连接器，其本身的插损也就被确定下来。大多数背板连接器都采用压接方式设计，所以设计者唯一要做的就是尽可能地优化过孔，将过孔的插损减到最小。由于连接器厂商一般会推荐连接器的布局(layout)方式，设计者能做的就是将过孔的分支(stub)减至最小，常见的方法有背钻。除此之外，在实际的板级设计中，经常会遇到表面微带线转换到带状线的做法，针对这种状况要找出最优的过孔实在不易。因为过孔在高速率下的模型非常复杂，而影响过孔的主要因素有孔径、孔深、反焊盘和过孔镀铜厚度。通常使用仿真软件仿真不同过孔的S参数，从而找出最优的过孔。另外，过孔性能与频率相关。在不同的上升沿下，过孔所表现的性能并不一样，这时需要设计者对其做出一定的权衡和取舍。事实上，仿真和实测结果之间一般存在着误差，并且有时误差会相当大，这一差异产生的原因是由于实际制造工艺并不能像仿真时那样理想，在信号速率越高时越是如此。

　　不断的仿真和测试可以帮助设计者找出最优的过孔(图4)。兴森快捷公司在CPCA期间展示的100G以太网板，就是经过两版仿真和实测验证才找出的适合单通道28G速率的信号过孔。如果放在以前，在28G速率时竟然还能打孔设计，这几乎是天方夜谭。很多公司的设计规范里都有规定，10G速率的PCB布线不能打孔，这就是因为过孔的参数特性很难控制，人们缺少必要的手段和条件对其进行研究和验证。为此，兴森快捷的高速实验室投入了大量的人力与物力，致力于高速无源链路的研究，努力帮助客户打通高速无源链路的设计瓶颈。

　　图4：某板材损耗的仿真和实测对比：需要进行多次仿真修正，才能缩小理论和实测之间的差距。

PCB布线是影响传输损耗的另一个关键因素。线上损耗的主要原因有：趋肤效应、介质损耗、铜箔粗糙度和波纤效应，这几个因素均和信号的速率相关。在设计的初始阶段，设计者便会借助软件来计算PCB布线的阻抗和损耗。软件通常都不会单独考虑铜箔粗糙度的影响，或者将此影响归类到趋肤效应。而事实上，铜箔粗糙度和趋肤效应存在着区别。当速率达到10Gbps时，铜箔粗糙度的影响便不可忽略。经过兴森快捷的高速实验室的测试验证，在25Gbp