基于FPGA的65nm芯片的设计方案

随着工艺技术向65nm以及更小尺寸的迈进，出现了两类关键的开发问题：待机功耗和开发成本。这两个问题在每一新的工艺节点上都非常突出，现在已经成为设计团队面临的主要问题。在设计方法上从专用集成电路(ASIC)和专用标准产品(ASSP)转向可编程逻辑器件(PLD)将有助于解决这些问题。

过去，半导体行业一直关注的两个目标是缩小体积和提高速率。近40年来，对这些目标的追求促使行业发展符合摩尔定律，性能和电路密度每18个月翻倍。导致技术高速发展，蕴育了计算机革命、互联网革命以及现在的无线通信革命。

但同时也为此付出了代价。一种代价是物理上的。工艺技术上的每一次进步都使得芯片晶体管的“关断”电流增加，也就是待机功耗在增加。另一代价是金钱。每一工艺节点的开发成本呈指数增加。65nm时代的设计必须解决这些代价问题。

人们采用了很多系统级和芯片级方法来处理动态功耗。在系统级上，采用动态功耗管理技术，确保只对工作电路上电，大大降低了器件的平均功耗，从而减少了和功耗相关的问题。

　　工艺上的进步降低了芯片级的动态功耗

一是缩小了晶体管体积，减小了晶体管的等效电容(C)。因此，缩小体积使动态功耗随之线性下降。同样，减小供电电压会使动态功耗呈指数下降，是降低动态功耗的重要措施。0.9V~1.0V范围内的供电方式几乎都采取了这一措施来降低功耗。

降低动态功耗的另一工艺进步是在130nm工艺上引入了全铜互联和低K金属层绝缘技术。这些工艺创新大大降低了互联阻抗和电容，不但减小了晶体管开关功耗，而且还降低了芯片信号和内部电源走线的IR压降。

动态功耗下降而漏电流增大

然而，半导体物理规律却表明工艺尺寸下降对待机功耗有不利的影响。工艺尺寸缩小后，随着晶体管逻辑门厚度和沟道长度的减小，这些晶体管的栅极和漏极泄漏电流呈指数增大(图1)，而这是影响待机功耗的主要因素。通过使用较长的沟道以及较厚的氧化层来控制泄漏电流将导致开关速率下降，因此，工艺开发人员不得不折衷考虑速率和功耗。

工艺尺寸缩小，连线的宽度和高度也随之减小，对功耗有不利的影响。减小铜连线的尺寸增强了电子散射和粒子边界效应。从而增大了连线阻抗，导致电路延迟和IR压降增大。在45nm以下，这些效应会更加明显。

工艺尺寸不断缩小的结果之一是导致待机功耗成为芯片总功耗中的重要因素。同时，芯片用户关心的问题从动态功耗转向待机功耗。由于待机功耗的增大，许多通信器件分开考虑总功耗预算和待机功耗预算，并逐步增加待机功耗预算的比例。由于这些器件大部分时间处于待机模式，因此，待机功耗成为最主要的问题。

与动态功耗不同，还没有简单的方法来降低待机功耗。芯片开发人员不得不使用复杂的工艺和电路设计方法，牺牲晶体管速率来提高Vt，并采取延长沟道长度等措施。

目前已经有技术突破来解决速率和待机功耗的问题。一种是应变硅，该技术将空穴和电子对的移动能力提高了50%，从而提升了器件速率。与其它技术进步不同，应变硅虽然提高了速率，但是并没有增加待机功耗。然而，它必须在芯片设计中采用新的布版规则，要求较严，导致了限制设计规则(RDR)这一概念的产生。RDR和可制造设计(DFM)在65nm以及更小工艺尺寸上越来越重要。

　　设计规则使开发过程越来越复杂

DFM重要性的增加以及RDR的出现导致芯片设计更加复杂。物理设计尤其需要更多的资源和简捷的物理设计自动工具。这些规则妨碍了版层重用，增加了新技术采用硬件IP模块的难度。结果导致在芯片设计上加大投入，需要更多的资源来处理新技术中的布版和设计问题。

除了越来越高的开发成本以外，芯片开发人员还面临其它的成本难题。65nm器件仅模板成本就高达2百万美元，而45nm器件模板成本会超过3百万美元。理想情况下，强大的财务支持是任何业务投入的基础，包括芯片开发计划等。然而，很多芯片开发项目缺乏足够的资金支持。

为了很好地进行财务分析，开发人员必须考虑时间、风险、收益和成本等一系列因素。尽管这看起来很难，但可以归结为经过认真设计的投资回报(ROI)分析(图2)。在很多情况下，分析表明，产品生命周期的总收益应是研发投入的5倍~10倍，这样才能收回开发成本。简单地看一下以收益百分比表示的研发开支(10%~20%)，大部分成功的公司都会得出相同的结论。

但是，很多产品开发团队仍然习惯于使用原来的开发方法，忽视了这一简单却生动的结果。特别是，他们不顾风险、收益和成本因素，还在建立ASIC，而ASIC开发在这些方面都有不利影响，最明显的是收益和成本。对于收益问题，业界在上世