基于系统芯片ZSU32的SoC芯片设计

certainty 0.4 [all_clocks];

3.4 端口约束

SoC芯片通过大量输入和输出端口与外界进行信息的传输，端口约束主要用于约束顶层端口相连的片内组合逻辑，包括确定输入延时、输出延时、输出负载、输出扇出负载、输入信号跃迁时间等。

3.4.1 端口延时

输入延时是指外部逻辑到电路输入端口的路径延时。输出延时是指输出端口到外部寄存器的路径延时。

设置范例如下：

#设置端口pci_ad13的输入延时为4.8 ns

set_input_delay 4.8 -clock clk_main

[get_ports {pci_ad13}];

#设置端口pci_ad16的输出延时为3.6 ns

set_output_delay 3.6 -clock clk_main

[get_ports{pci_ad16};

3.4.2 端口的驱动与负载

端口的驱动和负载特性通过设置输入驱动单元、输入输出负载值以及信号跃迁时间等来描述。范例如下：

#设置端口a7的驱动单元是BUFX2

set_drive_cell -lib_cell BUFX2 -pin

[get_ports {a7}];

#设置端口d17的负载值为20 pf

set_load -pin_load 20 [get_ports {d17}];

#设置端口d0的输入信号上升时间是0.5 ns

set_input_transition -rise -min 0.5

[get_ports {d0}];

3.5 面积和功耗约束

Design Compiler的综合以时序优先，即优化完约束后才根据约束优化面积和功耗。初次综合时很难对面积进行评估，所以在第一次综合时设置优化目标为0，表示在满足时序约束的情况下最大努力地减小面积。待综合报告出来之后，根据初步的面积和功耗报告，修改数值，从而进一步优化。

#面积设置

set_max_area 0;

#功耗的约束做类似的处理：

set_max_total_power 0;