面向ASIC和FPGA设计的多点综合技术

都不会启动再综合。这造就了高效的综合，并显著提高了生产力。通过锁定编译点，多点技术可以确保设计的稳定性，使用户无需理会模块的变化。

多点技术的特点之一是它同时适用于FPGA 和ASIC设计。通过比较门数、硬嵌入IP、工艺尺寸、性能及目前的实现成本，我们可以得知这两种选择之间的差别正在变得模糊。以大约十万片的生产水平为例，越来越多的设计者看到FPGA 与ASIC选择之间的传统成本差异正在消失。用于ASIC和FPGA的设计技术也日趋融合。以Synplicity公司的产品为例，物理综合、布局以及形式验证不再只是ASIC开发人员才使用的技术。设计师将越来越多地在ASIC或FPGA上实现设计，甚至采用二者的组合，如包含嵌入式FPGA的SoC或包含嵌入式内核的PSoC。

正如前面所讨论的，多点综合技术既可用于ASIC设计，又可用于FPGA设计，但ASIC与FPGA设计人员的关键需求略有不同。

ASIC设计人员需要有效管理极高的门数、设计分割以及与综合或重构设计有关的脚本，而FPGA设计人员通常更需要一个不以牺牲结果质量为代价的快速增量设计流程。当与Altera公司的Logic Lock或Xilinx公司的Modular设计流程配合使用时，多点综合流程可以向设计人员提供一种优秀的增量设计方法，它能锁定部分设计，并使之在综合期间保持不变。这可以使已经验证过的部分设计保持不变和稳定，而只修改真正需要改动的设计部分。这种方法不仅提供了稳定的结果质量，而且显著减少了每个设计改动所需的综合及运行时间。

多点综合技术的使用

多点综合流程简单明了。首先，设计者编译HDL并创建整个设计的RTL视图；然后，设计者基于他们对设计和关键功能或路径的理解来定义编译点。下一步是对整个设计进行自动时间预算。一旦确定最初的时间预算后，设计者再利用这些预算对每一个编译点进行综合。随后，系统将自动创建ILM，并执行顶层的时序分析和优化。在执行最初的时间预算时，多点技术同时对整个设计进行操作，以便为各分层模块创建时序预算。因为它不必消耗大量时间去创建人工约束条件，所以完成时间预算的速度比传统方法快得多。

多点技术可以达到的结果如图2a所示，它是采用0.11微米工艺实现的一个200万门设计。与大多数高级SoC相同，这个特定设计包含一个可复制的IP模块。这个15万门的模块被复制了9遍，并被指定为锁定编译点。该可复制模块只被映射一次，然后在顶层进行复制。在较低层的编译点被综合之后，利用该可复制模块的一个ILM以及余留逻辑的另一个ILM就可以执行“自上而下”的综合，这种方法能减少几乎80%的计算开销。与传统的“自上而下”方法相比(见图2b)，多点技术占用的存储器及运行时间减少了约80%，而且其QoR与直接的“自上而下”综合相当。

与传统综合方法相比，多点技术具有许多优势。传统方法限制最大的可综合子模块规模为20万门，而多点技术一次可以综合150万到200万门的模块。这意味着设计者不必根据工具的存储器限制来分割设计，而可以更直观地根据设计的功能或时序来分割设计。由于采用了基于差别的增量方法并能自动创建ILM和时间预算，多点技术提供了一种高生产率的自动化解决方案，其“自上而下”的分层方法能提供可与“自上而下”综合相媲美的QoR，而且带锁定编译点的增量综合还能确保“自下而上”方法的稳定性。

多点技术同时适用于FPGA或 ASIC设计，这使得开发人员无需掌握多种不同的工具套件，并可以选择最佳的实现方案，无论是ASIC、FPGA还是二者的混合体。此外，多点技术的伸缩性使得设计人员不必为追随每一代新的工艺技术而改变设计方法。

多点技术还是一种能满足未来设计需要的可扩展、可伸缩平台。许多设计者担心目前使用的综合方法不能扩展到下一代设计中。Synplicity开发的多点技术不必改变目前使用的综合方法，就能适应未来设计的需要。多点综合的基础架构允许集成新的功能，以支持未来的硬件、操作系统和存储器结构。