FPGA的配置及接口电路

的容量决定，若EPROM的容量为1MByte，则地址总线需要20位；在配置阶段，CS和WRITE引脚必须置低电平。

对VIRTEX系列的FPGA而言，其配置时钟最高可达66MHZ，但是，在一般情况下，配置时钟是达不到66MHZ的，它由PROM的存储时间(tACC)和FPGA配置数据的建立时间(tSMDCC)决定的：晶振频率：1／(tACC+TSMDCC)。VIRTEX的TSMDCC为2．0ns，EPROM的存取时间通常为l00ns，在这种情况下，配置时钟为9．6MHZ，要远远低于66MHZ，因此，提高配置速度关键是要选用存取速度快的EPROM。

5串行菊花链配置方式

串行菊花链配置方式是指将配置数据从串行PROM顺序下载到主FPGA器件和从FPGA器件中。配置时钟CCLK由主FPGA器件提供。

主器件将会被首先配置，在主器件配置完成前，其Dout引脚是没有数据输出的，从器件处于空闲状态。在主器件配置完成后，其Din，Dout便形成直通状态，配置数据通过主器件的Dout进入从器件的Din，对从器件进行配置。

由于菊花链配置方式要求只能有一个用于下载的位流文件，因此，需要在软件开发环境中利用PROM文件生成工具将将主器件和从器件的配置位流文件合成为一个文件。

主器件在配置完成后，并不立即启动，进入工作状态。只有菊花链中所有FPGA的DONE引脚都被置为高电平时，即所有的配置数据都下载到相应的FPGA中，各个器件才会启动，其各自的全局三态结束GTS、全局复位GSR、全局写允许GWE才会置低电平。因此，虽然主从器件的配置是有先后顺序的，但基本上它们是同时进入工作状态的。 6结束语

使用并行EPROM对FPGA进行配置时，速度相对较快，存储容量较大；而在一些对空间较为敏感，速度要求不太高的应用中，利用串行方法进行配置，可以减小电路板的面积，同时可以简化系统结构。