数字视频接口——DVI 1.0

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对传统的模拟ＶＧＡ的兼容等问题。这些只是ＤＶＩ作为一种接口标准必须做到的兼容性问题，并不代表ＤＶＩ本质的先进性。有关这些体系要求问题可参阅参考文献１～３。

２．２Ｔ．Ｍ．Ｄ．Ｓ．协议详解

ＤＶＩ接口的先进性体现在它可以将海量的显示信息高速地传送到显示器中去，Ｔ．Ｍ．Ｄ．Ｓ．先进的编码算法是其强大能力得以实现的根本。下面将详细解释Ｔ．Ｍ．Ｄ．Ｓ．协议中与实际应用紧密相关的几个问题。为了便于理解作以下规定：输入到编码器或由解码器输出的象素数据称为象素数据ＰｉｘｅｌＤａｔａ　；由发送器送出的或输入到接收器的编码数据称为码元Ｃｈａｒａｃｔｅｒ　。

请注意：在ＤＶＩ接口协议中并没有规定输入或输出的象素数据是串行的还是并行的，输入输出的数据格式留给芯片制造厂商灵活掌握，用户应根据自己的实际情况选用芯片型号。

２．２．１链路结构

Ｔ．Ｍ．Ｄ．Ｓ．链路结构见图２。图３是单链路Ｔ．Ｍ．Ｄ．Ｓ．结构图。双链路结构与单链路很相似。每个链路的发送器（Ｔｒａｎｓｍｉｔｔｅｒ）中包含三个完全相同编码器（Ｅｎｃｏｄｅｒ），每个编码器驱动一条串行Ｔ．Ｍ．Ｄ．Ｓ．通道（Ｃｈａｎｎｅｌ）。输入到每个编码器的数据包括８ｂｉｔ象素数据和２ｂｉｔ控制信号（见图３）。

在ＤＥ（ＤａｔａＥｎａｂｌｅ）信号的控制下，编码器在任何合法时钟驱动下，分别将象素数据和控制数据编码并由发送器将编码后的码元串行发送到Ｔ．Ｍ．Ｄ．Ｓ．链路上。在ＤＥ有效期间（ＤＥ＝１）对象素数据进行编码发送，在ＤＥ无效期间（ＤＥ＝０）对控制数据进行编码发送。无论是对二者中的哪一项进行编码，由编码器输出的都是串行的１０ｂｉｔ码元，并且最低有效位先送出。

２．２．２时钟与同步问题

时钟与同步是ＤＶＩ信号处理过程中至关重要的一环。以显卡中图形处理器提供的象素时钟（ＰｉｘｅｌＣｌｏｃｋ）为参考时钟，在整个信号收发过程中，会存在三组不同频率的时钟信号，这三组时钟信号通过锁相环电路（ＰＬＬ）进行同步控制。

从图３可知，以象素时钟的速度输入到编码器的８ｂｉｔ象素数据被变换成１０ｂｉｔ的Ｔ．Ｍ．Ｄ．Ｓ．码元，在Ｔ．Ｍ．Ｄ．Ｓ．通道内串行传输。所以Ｔ．Ｍ．Ｄ．Ｓ．码元要以１０倍象素的时钟频率进行码元传输。在接收端，若要正确判断所接收的码元就需要用高于码时钟ＣｈａｒａｃｔｅｒＣｌｏｃｋ　的频率对输入信号进行采样，所以又存在一个采样时钟ＳａｍｐｌｉｎｇＣｌｏｃｋ　。例如：ＴＩ公司提供的ＤＶＩ接收芯片６采用４倍过采样技术对输入信号采样，在ＸＧＡ分辨率（１０２４×７６８）、６０Ｈｚ刷新率的情况下，象素时钟为６５ＭＨｚ，则Ｔ．Ｍ．Ｄ．Ｓ．码元时钟将为６５０ＭＨｚ，采样时钟将达到２．６ＧＨｚ。

Ｔ．Ｍ．Ｄ．Ｓ．的先进编码算法使得串行输出的码元流中包含了码元同步信息，利用ＰＬＬ技术使接收器和解码器可以在串行的码元流中正确测定码元边界、解码象素数据。在Ｔ．Ｍ．Ｄ．Ｓ．输出的编码中，代表象素数据的编码包含了５次或５次以下的变化信息，而代表控制信号的编码包含了７次以上的变换信息。这些含有高变化信息的编码在显示的消隐时期内被送出。解码器可以唯一确定地识别这些高变换码，ＰＬＬ可以利用这些确定的信号作为相位校正的参考信号。

２．２．３Ｔ．Ｍ．Ｄ．Ｓ．编码与解码算法

深入理解、灵活运用并实现这些先进的算法是芯片制造厂商最关心的问题。本文从使用者的角度出发，以实用为原则对编码及解码算法进行分析。

从图３中可以看出，实际应用时最关心的行同步、场同步信号作为控制信息在蓝基色Ｂｌｕｅ７０　被编码器编码发送；其他通道的控制信号ＣＴＬ０３或ＣＴＬ０９都应接逻辑０，其中ＣＴＬ０可以提供用户使用，但有严格使用条件，非不得不用的情况下推荐接逻辑０。

Ｔ．Ｍ．Ｄ．Ｓ．的每一条通道都由连续输出的１０ｂｉｔ串行编码驱动。在显示的消隐５ＤＥ＝０　时间段内编码器输出四个特定编码，详见图４，也就是前面所说的可被解码器唯一确定识别的四个编码。在ＤＥ＝１时编码过程分为两个阶段，第一阶段对８ｂｉｔ的象素数据进行最小变换生成９ｂｉｔ的最小变化码，其中最低有效位与象素数据的最低有效位相同，第９位为变换方式标志位：０表示对象素数据进行异或非ＸＮＯＲ　变换，１表示进行异或ＸＯＲ　变换；第二阶段生成１０ｂｉｔ的直流平衡码：如果上一次编码传输了过多的１且将要传输编码中１比０多

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