DSP接口效率的分析与提高

２总线不兼容的情况

有一类芯片的总线接口是分时复用的，如ＣＡＮ总线控制器ＳＪＡ１０００。ＳＪＡ１０００有８位的数据和地址复用的总线，可以和多种ＭＣＵ直接相连。一次总线操作开始时，总线先传递此次操作访问的地址，在ＡＬＥ信号将地址锁存后，再进行数据读写。而ＤＳＰ的数据总线和地址总线被并行地引出，这种并行结构比分时复用的串行结构先进，有着高一倍的带宽。但ＤＳＰ被设计时并没有考虑过会在芯片外将并行的总线再串行化，也就没有设计相应的辅助信号来完成这种转换。这使得完全使用硬件方法进行串行转换比较困难。此类问题通常使用软件和硬件配合解决，并不真正地靠硬件进行转换，而是把一次总线操作分解成两步。先把此次操作的目标地址作为数据送到总线上，同时通过硬件产生一个锁存信号将其锁存。然后再进行读写操作，读写操作的目标地址就是上一步被锁存的地址。

使用这种办法，硬件和软件都不需要进行复杂的变换。唯一的缺点是指令的效率变低了。由于ＳＪＡ１０００的读写周期一般是ＤＳＰ的指令周期的几倍，一次访问被分解成两次后多消耗的时间不能忽略。还有一个更重要的影响是，这种转换方法在寻址时无法使用ＤＳＰ的并行寻址功能，必须使用另外的变量独立运算。在多数的ＣＡＮ总线应用中，这种处理方法不会对系统的整体性能产生太大的影响。但在有的系统中，这种低效是不可容忍的，如由ＤＳＰ和ＳＪＡ１０００组成的ＣＡＮ总线网关，它含有多个ＳＪＡ１０００芯片，并且在ＳＪＡ１０００之间需要经常进行数据块的搬移。对于次数频繁并且寻址有规律的操作，利用ＤＳＰ的并行寻址功能将极大地提高程序的效率。以下程序段可在两个不同网段的ＳＪＡ１０００之间完成一帧消息搬移功能（它在每次操作的同时对下次操作的地址进行并行寻址）：Ｌａｒａｒ０，ｍｌｅｎｇｔｈ；取消息的长度
Ｌａｒａｒ１，＃ＳＪＡ１＿Ａ；一个ＳＪＡ１０００中接收邮箱的首地址
Ｌａｒａｒ２，＃ＳＪＡ２＿Ｓ；另一个ＳＪＡ１０００中发送邮箱的首地址
Ｍａｒ*，ａｒ０
Ｍａｒ*－，ａｒ１
Ｌｏｏｐ：?；复制一帧消息
Ｌａｃｌ*＋，ａｒ２
Ｓａｃｌ*＋，ａｒ０
Ｂａｎｚｌｏｏｐ?*－，ａｒ１

如果按上述方法改写这段程序，不仅对ＳＪＡ１０００的操作时间要增加一倍，而且每次操作前都要对地址进行运算，使得完成同样功能的程序运行时间要增加到原来的３～４倍。

这时，只有使用纯硬件的解决方法才能获得理想的效果。设计的关键是生成合适的锁存信号ＡＬＥ，使它能够满足ＳＪＡ１０００的时序要求。通过研究ＤＳＰ控制信号的时序可以发现，从地址建立到读写控制信号有效大约要经历二分之一个ＣＰＵ时钟的时间，而ＳＪＡ１０００的ＡＬＥ信号要求的最小宽度为８ｎｓ，因此对于主频在５０ＭＨｚ（ＣＰＵ时钟为２０ｎｓ）以下的ＤＳＰ，可以利用这二分之一个ＣＰＵ时钟的时间间隙生成ＡＬＥ信号。图３给出了含两片ＳＪＡ１０００的接口电路图。除了片选信号外，这两片ＳＪＡ１０００的总线和其它控制信号都连在一起。假设ＳＪＡ１０００的片选地址为０Ｘ８ｘｘｘ和０Ｘ９ｘｘｘ，各引脚定义与图中对应，则ＧＡＬ中的逻辑关系如下：

／ＡＤＤＲ＿Ｇ＝ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ*ＲＤ*ＷＲ
／ＤＡＴＡ＿Ｇ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＡＤＤＲ＿Ｇ
／ＷＲ＝／ＤＳＰ＿ＷＲ*／ＡＬＥ
／ＲＤ＝／ＤＳＰ＿ＲＤ*／ＡＬＥ
ＡＬＥ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ
／ＣＳ１＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
?／ＤＳＰ＿Ａ１２*ＡＤＤＲ＿Ｇ
／ＣＳ２＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
?ＤＳＰ＿Ａ１２*ＡＤＤＲ＿Ｇ

对其中一片进行读写操作，则时序关系如图４所示。

其中，ｔｗｒ、ｔｗｗ分别为ＤＳＰ读、写时的ＡＬＥ信号宽度，它们都接近１／２个ＣＬＫＯＵＴ的周期。ｔ为ＡＬＥ的下降沿到ＲＤ、ＷＲ有效的时间，它由ＧＡＬ翻转的延时产生，为１０ｎｓ以上（注：本图中ＤＳＰ的时序来自ＴＭＳ３２０Ｃ２４ｘｘＡ系列，不同系列的ＤＳＰ产品之间时序可能有细微的差别）。对于主频高于５０ＭＨｚ的ＤＳＰ，应当使用有更高工作频率的可编程逻辑器件，并将前面介绍的计数器引入可编程逻辑器件内，来产生满足时序要求的锁存信号。

本文介绍的两种高效率的ＤＳＰ接口的设计方法，去掉了在ＤＳＰ访问外设时任何不必要的时间消耗。当然