件高达 50GBaud 互连的 HyperLink 可实现资源扩展；
l 千兆位以太网 (GbE) 端口，具有一个支持高达 1000Mbps 的 SGMII 端口；
l 32 位 DDR3，具有支持达 1,333MHz 速率的 ECC 接口；
l 16 位外部存储器接口 (EMIF)，用于连接闪存存储器（NAND 与 NOR）以及异步 SRAM；
l 8 位或 16 位双通道通用并行端口，每个通道都支持 SDR 与 DDR 传输；
l 2 个多通道缓存串行端口 (McBSP)。
C6657/55 可充分利用 KeyStone 架构中丰富的外设与 AccelerationPac，以紧凑的外形与低功耗实现全面的多内核优势。
SRIO、PCIe 以及 HyperLink 能够在多个 SoC 和／或 FPGA 之间实现高速互联。HyperLink 是 KeyStone 架构内部总线的接口延伸，能够在点对点高速互连中提供 50Gbps 的速度。HyperLink 提供低开销协议，支持与其它 KeyStone 器件或 FPGA 的高速通信与连接。它可提供一款能够满足当前雷达、SDR 以及航空电子系统可扩展性需求的解决方案。然而，SRIO 与 PCIe 则能够以较低的比特率实现基于各种标准的互连。
C6657 中的 32 位 DDR 外部存储器接口（支持 ECC）可提供支持 8GB 可寻址存储器空间的 1,333MHz 总线。TI DDR3 实施方案可降低相关外部存储器访问的时延，为高速运行这些应用相关的大量数据提供必要的支持。
尺寸与功耗
SWaP 是对上述任务关键型应用的主要要求。TI 长期以来始终致力于提供业界最低功耗的 DSP 与 SoC。C6657 不但支持双 C66x DSP 功能，频率在 1GHz 时功耗不超过 3.5 瓦，同时还能提供性能与外设的理想组合，满足市场需求。紧凑的 21x21 毫米封装可满足任务关键型应用对小巧外形的要求。C6657/55/54 器件还提供最新“超薄”封装（仅 2.9 毫米厚），可优化任务关键型应用对整体系统级封装的要求。此外，这些器件还支持 -55 至 100C 的更宽泛工作温度，这就是通常所谓的航空电子应用要求。
此外，C6657 还可支持软件定义无线电中最复杂的波形。VCP 与 VCP3d 加速器、内部共享存储器（达 3MB）与接口带宽可提供必要的高性能，能够支持和生成众多 SDR 应用中使用的最为复杂的波形。
高性能结合尺寸、重量与功耗的革命性突破：TI 多内核 DSP 助力航空电子与雷达系统翱翔腾飞 2012 年 3 月
雷达设计要求
现代雷达设计将信号处理功能整合在雷达系统的前端（激励器／接收器），这其中可能包括波形生成、滤波、矩阵逆转运算以及信号关联。此外，雷达系统还需要进行数学函数运算，包括递归最小平方与平方根运算。许多设计人员都在基于 C 语言的处理器中实施了这些功能（采用定点十进制和／或浮点运算）。这些类型的设计可充分利用 TI C6657 中提供的小型双定／浮点内核满足系统需求。
例如，在自适应阵列设计与标准空间收发器阵列处理 (STAP) 中，矩阵逆转是一个重要因素。矩阵逆转可根据雷达系统中使用的阵列规模，充分利用 C6657 DSP 提供的并行处理功能缩短时延，降低系统功耗。随着系统中阵列规模的变大，所需浮点乘法也随之提高。雷达系统设计人员最可行的设计方法是使用 DSP 和内部存储器模块实施这一功能。C6657 提供高达 40 GFLOP 的性能以及 3MB 的内部存储器，是该应用的理想选择。
结论
TI C6657/55 DSP 将外设与处理功能进行完美整合，可为系统设计带来众多优势，包括定点速率浮点性能、更高的系统灵活性以及更低的系统成本与功耗。器件上整合的外设可提供网络连接 (EMAC)、支持 ECC 的高速存储器接口、标准总线接口 (PCIe) 以及高速低时延点对点接口 (HyperLink)。该高级外设集可增强系统性能与可扩展性，再加上高集成度，可进一步降低系统成本。在需要运行雷达、SDR 以及航空电子应用要求的复杂计算密集型算法时，C6657/55 整合定浮点的数字性能可提供得天独厚的优势。
总而言之，TI C6657/55 DSP 不但可为任务关键型应用提供优异的 SWaP 性能，同时还可为整体系统缩减芯片数量与板级空间。
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