整流器数字控制与驱动技术介绍

时间：09-07 来源：互联网点击：

1引言

在主PWM控制器位于初级侧的低DC输出电压隔离型开关电源（SMPS）中，通常采用专门设计的MOSFET作为同步整流器（SR）。作为SR使用的MOSFET具有非常小的导通损耗，有助于提高系统效率。

在初级侧控制的隔离SMPS拓扑中，由于在隔离变压器次级侧没有PWM控制信号，故欲产生适当的SR控制信号显得比较困难。但是，可以从变压器次级输出获得有关数据。由于电路寄生元件的存在，同步信号在从隔离变压器输出分离（withdrawn）时，相对于初级PWM信号会发生延迟，并且在不连续导通模式（DCM）状态会出现振荡。因此，为SR提供驱动的控制电路必须能避免发生错误的操作。

在初级侧控制的隔离拓扑中，为驱动SR需要适当的控制电路，以处理同步时钟信号（clock）从隔离变压器的输出移开，解决驱动信号相对于时钟输入的定时等问题。若对SR控制不当，在两个器件之间会发生“跨越导通”（crossconduction）。同时，在隔离拓扑的次级由于相对于初级主开关（MOSFET）驱动信号的延迟，会在相关元件之间形成短路，发生“贯通”（shootthrough）现象。产生贯通的机理，具体取决于变换器拓扑结构。

2同步整流器的数字控制方法

在用作产生SR驱动信号的方案中，首推数字控制方法。

21系统基本结构

SR数字控制系统一般由振荡器（OSC）、限定状态机构（FiniteStatesMachine，简写FSM）、两个耦合的向上/向下（UP/DOWN）计数器和两个控制输出逻辑等单元电路所组成，系统框图如图1所示。

控制电路有3个输入和2个输出。其中，2个输出为隔离变换器次级2只MOSFETs提供互补驱动信号，3个输入包括1个时钟信号和2个输出的期望（anticipation）时间设定。不论是接通还是关断，2个输出OUT1和OUT2没有任何交迭。开关频率为fs的方波信号出现在时钟输入端，期望的定时通过外部有关

图1同步整流器数字控制器组成方框图

图2OUT2预期时间产生波形

图4在TS1>TS2时OUT2及相关波形

图3OUT1预期时间产生波形

输入设定。2个计数器工作方式及作用不同：DOWN计数器用于处理输出截止，UP计数器连续获取OUT2开关周期期间或OUT1接通时间内的有关数据。控制系统根据前面周期内存储的有关信息，在开关周期截止期内的输出被预先处理。采用这种控制方法，开关周期和接通时间（tON）被逐周连续监测。

22稳定条件

在稳态条件（固定频率和固定占空比）下，两个开关周期中与输出OUT2相关的波形如图2所示。

在第1个开关周期（TS1）内，在时钟输入的上升沿上，两个（UP/DOWN）计数器中第1个开始计算内部时钟（CK）脉冲。在接下来的一个时钟输入的上升沿（TS1结束）上，计数器停止计算。计算过的脉冲数目（n2）把开关周期的持续时间考虑在内。所存储的数据，在下一个开关周期中被利用。

在第2个开关周期中，在内部时钟输入的上升沿上，第1个计数器由大到小计算（countsDOWN）内部时钟脉冲，并且在计算到（n2－x2）个脉冲时终止。第2个计数器计算新的尚未计算的内部时钟脉冲，并适时修正开关周期（TS）期间的有关数据。OUT2超前截止总量为X2·TI（TI为内部时钟脉冲周期），并通过OUT2预期时间输入设定。计数器UP或DOWN在每个周期内的功能，相对于先前周期被交换。

为预期关断OUT1，另外两个UP/DOWN计数器将考虑计及接通时间（tON）期间的有关数据，相关波形如图3所示。

在第1个开关周期内，第1个计数器在时钟输入上升沿上开始计数，并且在时钟输入下降沿上停止。其间计算的脉冲数量为n1，只计及tON时间之内的脉冲数。

在第2个开关周期内，第1个计数器递减计数，在计算到n1－x1时停止。关断OUT1的超前时间总计为x1·Ti，并由OUT1预期时间输入设定。第2个计数器向上（由小到大）计算时钟输入上升沿与下降沿之间的脉冲数目。

23变化条件

231开关频率发生变化

当开关频率（fs）发生变化时，对于输出OUT2而言，可能存在三种情况：

1）TS1>TS2当第2个开关周期TS2小于先前周期TS1时，OUT2的截止发生延迟，相对于时钟输入没有超前，而是随时钟输入的前沿强迫关断。图4示出了该条件下的相关波形。

2）TS1

元器件应用

图5在TS1TS2时OUT2及相关波形

关波形如图5所示。在此情况下，OUT2发生提前关断。MOSFET体二极管的导通时间恰为一个周期，效率损失非常小。

3）TS1232占空比发生变化

对于输出OUT1，当接通时间tON发生变化时，可能会出现两种不同的情况：

1）tON1>tON2当第1个开关周期的接通时间tON1大于第2个开关周期的接通时间tON2时，时钟输入、内部时钟和输出OUT1波形定时图如图7所示。在此情况下，OUT1的关断被延时，相对于时钟输入没有提前，总是在时

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