基于FPGA的时钟频率同步设计与应用

主时钟和从时钟的计时偏差。从图中可以看出两个时钟的偏差大概为5×10-6，即1 s内的偏差可以达到5μs。图4(b)为同步后主时钟和从时钟偏差测量结果，共测量1 000次，其10 ms内同步偏差在±20 ns。X轴表示测量时间，Y轴表示主从时钟同步偏差。图4(c)为同步后两个从时钟偏差测量结果，共测量1 000次，其10 ms内同步偏差在±40 ns。X轴表示测量时间，Y轴表示从时钟之间同步偏差。

结 语

基于时钟频率调整的时间同步方法，实现简单，而且没有复杂的软件同步协议，占用较小的网络带宽就可以实现高精度的时钟同步，在硬件上只需要低成本的FPGA支持。